【正文】 變量的數(shù)據(jù)類型 1線網(wǎng)類型 :是指輸出始終根據(jù)輸入的變化而更新其值的變量 ,它一般指的是硬件電路中的各種物理連接 . 例 :wire L。 寄存器型 寄存器類型 功能說(shuō)明 reg 常用的寄存器型變量 integer 32位帶符號(hào)的整數(shù)型變量 real 64位帶符號(hào)的實(shí)數(shù)型變量， time 64位無(wú)符號(hào)的時(shí)間變量 4種 寄存器類型的變量 例： reg clock； //定義一個(gè) 1位寄存器變量 reg [3:0] counter。 ou t ? s e l a 1 a1 U2 b U4 amp。 or U4(out, a1, b1)。為此必須在輸入端口加入測(cè)試信號(hào)，而從其輸出端口檢測(cè)其結(jié)果是否正確，這一過(guò)程常稱為搭建測(cè)試平臺(tái)。 input a, b, sel。 Verilog程序的基本結(jié)構(gòu) Verilog使用大約 100個(gè)預(yù)定義的關(guān)鍵詞定義該語(yǔ)言的結(jié)構(gòu) VerilogHDL程序由 模塊構(gòu)成。 //聲明一個(gè) 8bit寬的網(wǎng)絡(luò)型總線變量 常用的網(wǎng)絡(luò)類型由關(guān)鍵詞 wire定義 wire型變量的定義格式如下： wire [n1:0] 變量名 1，變量名 2， … ，變量名 n； 變量寬度 例 :網(wǎng)絡(luò)型變量 L的值由與門的驅(qū)動(dòng)信號(hào)a和 b所決定，即 L＝ aamp。以英文字母或下劃線開始 如 ， clk、 counter _、 bus_A 。在仿真期間如發(fā)現(xiàn)設(shè)計(jì)中存在錯(cuò)誤，就再要對(duì) HDL描述進(jìn)行及時(shí)的修改。 （ 4） 一個(gè)包圍圈的方格數(shù)要盡可能多 ,包圍圈的數(shù)目要可能少。任何邏輯函數(shù)都 等于其卡諾圖中為 1的方格所對(duì)應(yīng)的最小項(xiàng)之和。 BA ACBA、 、 A(B+C)等則不是最小項(xiàng)。 amp。 L?( ) ( )L A B A C? ? ?例 : 邏輯函數(shù) 的對(duì)偶式為 3. 對(duì)偶規(guī)則： 當(dāng)某個(gè)邏輯恒等式成立時(shí)，則該恒等式兩側(cè)的對(duì)偶式也相等。 B A A B A B? ? ?＝ ( ) ( )A B A C A BC? ? ? ?＝ABAA ＝?? A A B A? ?( ) ＝吸收律 其它常用恒等式 AB＋ AC＋ BC＝ AB + AC AB＋ AC＋ BCD＝ AB + AC 基本公式的證明 例 證明 A B A B? ? ?A B A B??， 列出等式、右邊的函數(shù)值的真值表 (真值表證明法 ) 0 1 B 它是分析和設(shè)計(jì)現(xiàn)代數(shù)字邏輯電路不可缺少的數(shù)學(xué)工具。在數(shù)字電路中往往是將事情的條件作為輸入信號(hào)，而結(jié)果用輸出信號(hào)表示。 C 分配律： A + BC = ( A + B )( A + C ) A ( B + C ) = AB + AC A 1 = 1 0 0+1=0 1 0 0 1 1 0 邏輯函數(shù)的化簡(jiǎn)方法 化簡(jiǎn)的主要方法： １．公式法（代數(shù)法） ２．圖解法（卡諾圖法） 代數(shù)化簡(jiǎn)法： 運(yùn)用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡(jiǎn)的方法。 解： CBACBAL ?? 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 邏輯函數(shù)的最小項(xiàng)表達(dá)式 最小項(xiàng)的定義及性質(zhì) 用卡諾圖化簡(jiǎn)邏輯函數(shù) 用卡諾圖表示邏輯函數(shù) ，化簡(jiǎn)過(guò)程要求對(duì)所 有公式熟練掌握； ，它依賴于人的經(jīng)驗(yàn) 和靈活性； ，較難掌握。 A B C0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 CBA BCA CBACBA CBA CAB ABCCBA 邏輯函數(shù)的最小項(xiàng)表達(dá)式 ( , , ) ( ) ( )L A B C A B C C A B B C? ? ? ? ?為 “ 與或 ” 邏輯表達(dá)式； ? 在 “ 與或 ” 式中的每個(gè)乘積項(xiàng)都是最小項(xiàng)。 (3) 合并最小項(xiàng)，即將相鄰的 1方格圈成一組 (包圍圈 )，每一組含 2n個(gè)方格，對(duì)應(yīng)每個(gè)包圍圈寫成一個(gè)新的乘積項(xiàng)。 例 : 要求設(shè)計(jì)一個(gè)邏輯電路，能夠判斷一位十進(jìn)制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，電路輸出為 1，當(dāng)十進(jìn)制數(shù)為偶數(shù)時(shí)，電路輸出為 0。 間隔符包括空格符（ \b）、 TAB 鍵（ \t）、換行符（ \n）及換頁(yè)符。 關(guān)鍵詞都是小寫，關(guān)鍵詞不能作為標(biāo)識(shí)符使用 。 amp。 除了 endmodule語(yǔ)句外，每個(gè)語(yǔ)句后必須有分號(hào)。 //定義內(nèi)部節(jié)點(diǎn)信號(hào)數(shù)據(jù)類型 //下面對(duì)電路的邏輯功能進(jìn)行描述 not U1(selnot, se