【正文】 .................................................... 19 FIFO 控制模塊 .................................................... 19 SDRAM 模塊電路設(shè)計(jì) ............................................... 19 LVDS 接口電路設(shè)計(jì) .................................................... 20 系 統(tǒng)電路設(shè)計(jì) ......................................................... 21 系統(tǒng)的 PCB 設(shè)計(jì) ....................................................... 23 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) II 小結(jié) ................................................................ 24 第五章 TFTLCD 圖像顯示系統(tǒng)軟件設(shè)計(jì) ................................... 25 FIFO 控制及數(shù)據(jù)存儲(chǔ)模塊 ............................................. 25 FIFO 控制模塊工作原理 ........................................... 25 SDRAM 讀寫(xiě)模塊 ................................................... 26 數(shù)字圖像預(yù)處理模塊 .................................................. 27 混合灰度調(diào)制模塊 .................................................... 28 小結(jié) ................................................................ 28 第六章 抖動(dòng)技術(shù)的實(shí)現(xiàn) ............................................... 29 抖動(dòng)算法 ............................................................ 29 傳統(tǒng) BAYER抖動(dòng)算法 ................................................... 29 傳統(tǒng) Bayer 抖動(dòng)算法具體實(shí)現(xiàn)方法 .................................. 29 傳統(tǒng) Bayer 抖動(dòng)算法的優(yōu)缺點(diǎn)及改進(jìn)方法 ............................ 30 動(dòng)態(tài)旋轉(zhuǎn)抖動(dòng)矩陣 .................................................... 31 動(dòng)態(tài)抖動(dòng)矩陣基本原理 ............................................. 31 動(dòng)態(tài)抖動(dòng)矩陣具體實(shí)現(xiàn) ............................................. 33 小結(jié) ................................................................ 37 第七章 系統(tǒng)功能模塊仿真與 FPGA 驗(yàn)證 .................................... 38 抖動(dòng)算法功能模塊仿真 ................................................ 38 Bayer 抖動(dòng)算法波形仿真 ........................................... 39 動(dòng)態(tài)抖動(dòng)矩陣算法波形仿真 ........................................ 40 FPGA 平臺(tái)驗(yàn)證 ....................................................... 41 小結(jié) ................................................................ 43 第八章 總結(jié)與展望 ................................................... 44 總結(jié) ................................................................ 44 展望 ................................................................ 44 致謝 ............................................................... 46 參考文獻(xiàn) ........................................................... 46 附錄 1.............................................................. 47 附錄 2.............................................................. 48 附錄 3.............................................................. 50 附錄 4.............................................................. 51 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) III 前言 隨著人們物質(zhì)生活水平的提高，人們對(duì)于圖像顯示的高清晰度，超高灰度級(jí)和高還原度的要求越來(lái)越嚴(yán)格。計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 摘要 隨著社會(huì)的進(jìn)步，人們更多的關(guān)注于 顯示系統(tǒng)的 高清晰度、高灰度級(jí)和高還原度 。從對(duì)FPGA 的綜合和仿真結(jié)果以及 TFTLCD 的顯示效果來(lái)看，系統(tǒng)能夠正確可靠的工作，且系統(tǒng)的顯示灰度效果有一定程度提高，初步達(dá)到了預(yù)期目標(biāo)。 基于這樣的背景，本文主要研究了混合灰度調(diào)制法中的空間抖動(dòng)算法，首先對(duì)其在實(shí)際應(yīng)用中會(huì)出現(xiàn)波紋現(xiàn)象和塊狀現(xiàn)象進(jìn)行了分析論述；其次提出了利用旋轉(zhuǎn)抖動(dòng)算法來(lái)解決傳統(tǒng)抖動(dòng)算 法的不足；最后，使用 Quartus II 對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真和利用FPGA 平臺(tái)進(jìn)行驗(yàn)證。 高分辨率大尺寸 TFTLCD 是電子顯示技術(shù)研究的優(yōu)先主題。 TFTLCD 薄膜晶體管液晶顯示器 利用 電壓控制來(lái)產(chǎn)生灰階。這 將會(huì)對(duì)TFTLCD 產(chǎn)業(yè)的發(fā)展前景產(chǎn)生重大影響。 本文主要內(nèi)容如下兩個(gè)方面： 顯示系統(tǒng)灰度調(diào)制理論 當(dāng)顯示灰度等級(jí)不斷提高時(shí)，傳統(tǒng)的灰度調(diào)制方法將不能滿足高灰度調(diào)制的要求，如電壓幅度調(diào)制要求更高的電壓精度， PWM 和 FRC 要求更高的響應(yīng)速度。主要 介紹 FPGA 技術(shù)、設(shè)計(jì)流程、開(kāi)發(fā)平臺(tái)以及硬件描述語(yǔ)言 Verilog HDL。介紹抖動(dòng)技術(shù)的原理與算法， 對(duì)傳統(tǒng) Bayer 抖動(dòng)算 法進(jìn)計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 3 行分析，并對(duì)抖動(dòng)算法在實(shí)際中應(yīng)用發(fā)現(xiàn)的不足加以改進(jìn)，根據(jù)理論分析提出旋轉(zhuǎn)抖動(dòng)算法和具體實(shí)現(xiàn)。采用 FPGA 設(shè)計(jì)，可以完成任何數(shù)字器件的功能。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因此， FPGA 的使用非常靈活 Quartus II 開(kāi)發(fā)平臺(tái) 本文采用 Altera 公司的 FPGA 開(kāi)發(fā)平臺(tái) QUARTUS II 軟件是一個(gè)全面的開(kāi)發(fā)工具，它集成了 Altera 的 FPGA 開(kāi)發(fā)流程中所涉及的所有工具和第三方軟件接口，該綜合開(kāi)發(fā)工具為每個(gè)階段的設(shè)計(jì)提供 QUARTUS II 圖形用戶界面， EDA 工具界面和命令行界面，設(shè)計(jì)者可以方便地創(chuàng)建、組織和管理自己的設(shè)計(jì) 。 設(shè)計(jì)輸入軟件通常提供以電路圖、 HDL（硬件描述語(yǔ)言）或兩者的混合設(shè)計(jì)。布局布線是利用綜合生成的網(wǎng)表，在 FPGA 內(nèi)部進(jìn)行布局與布線，并且產(chǎn)生可用于布局 FPGA 的位文件（ .bit）。 Verilog 硬件描述語(yǔ)言的主要能力 下面列出的是 Verilog HDL 硬件描述語(yǔ)言的主要能力： ? 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語(yǔ)言中。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 8 ? 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)證約束條件，例如輸入值的指定。 Verilog 中的模塊類似 C 語(yǔ)言中的函數(shù)，它能夠提供輸入、輸出端口，可以實(shí)例調(diào)用其他模塊，也可以被其他模塊實(shí)例調(diào)用。 //邏輯功能描述 endmoudle 一個(gè)模塊可以大到代表一個(gè)完 整的系統(tǒng)，也可以小到僅代表最基本的邏輯單元。本系統(tǒng)采用 Altera 公司的 EP1C6Q240C8 為核心開(kāi)控制器，采用模塊化進(jìn)行程序設(shè)計(jì)，簡(jiǎn)化了外圍電路的復(fù)雜度，使開(kāi)發(fā)更加靈活。 傳統(tǒng)灰度調(diào)制介紹 灰度調(diào)制實(shí)現(xiàn)像素?cái)?shù)據(jù)從灰度空間到亮度空間的映射，有多種不同的 映射方法。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 10 ，考慮人眼的時(shí)間暫留特性，通過(guò)改變光脈沖的時(shí)間長(zhǎng)度、次數(shù)。由于人眼的視覺(jué)惰性，感覺(jué)出的亮度是所有于幀的累加。 考慮到本系統(tǒng)所使用的高灰度級(jí) TFTLCD 顯示屏采用 6 位屏作為顯示輸出屏，即顯示屏只能接受 6bit 的 R、 G、 B 信號(hào)。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 12 混合灰度 調(diào)制數(shù)據(jù)處理過(guò)程 圖 33 混合灰度調(diào)制數(shù)據(jù)處理過(guò)程 數(shù) 字 信 號(hào) 幀 10 01 11 00 1幀 4幀 3幀 2 灰 度 級(jí) 圖 34 2bit FRC 灰度調(diào)制 對(duì)于視頻數(shù)據(jù)，使用抖動(dòng)處理可以獲得良好的灰度顯示效果，抖動(dòng)處理的具體實(shí)現(xiàn)方法第 6 章將詳細(xì)介紹。 圖 41 高灰度級(jí) TFTLCD顯示系統(tǒng)硬件結(jié)構(gòu) VGA信號(hào)采集 及 D/A 轉(zhuǎn)換模塊 系統(tǒng)使用 VGA數(shù)據(jù)線采集到 VGA信號(hào)為輸入信號(hào) ,VGA(Video Graphics Array) 信號(hào) 即繪圖陣列 是一種模擬信號(hào) , 系統(tǒng) 為了方便 FPGA芯片 對(duì)信號(hào)進(jìn)行數(shù)字處理和對(duì)信號(hào)的緩存 , 需將 VGA模擬信號(hào)通過(guò) AD轉(zhuǎn) 換模塊 轉(zhuǎn)換成 30 bit RGB 信號(hào)和 4 bit 時(shí)序控制信號(hào) , 并輸入到 FPGA 中的對(duì)應(yīng)模塊進(jìn)行后續(xù)數(shù)據(jù)處理和對(duì) LCD 顯示時(shí)序的控制。 AD9984A 片內(nèi) PLL 從三級(jí)同步信號(hào)（用于 YPbPr 視頻）或水平同步信號(hào)（用于 RGB 圖形）產(chǎn)生采樣時(shí)鐘。 AD9984A采用先進(jìn)的 CMOS 工藝制造，提供 80引腳、無(wú)鉛、薄型四方扁平封裝 (LQFP)或 64 引腳架構(gòu)芯片級(jí)封裝 (LFCSP)，節(jié)省空間；額定溫度范圍為 0176。11 經(jīng)過(guò) sync 濾波的Hsync信號(hào) 0x1e 輸入和電源控制 7 0*** **** 輸入選擇信號(hào)極性 0 芯片決定； 1 由 REG0x1Ebit6決定 6 *0** **** 0 通道 syncs0選中； 1通道 syncs1選中 5 **1* **** 0 低頻模擬信號(hào)小于 7M； 1 高頻模擬信號(hào)小于 300M 4 ***1 **** 關(guān)機(jī)模式 0 人工； 1自動(dòng) 3 **** 0*** 關(guān)機(jī)指示位 0 工作； 1關(guān)機(jī) 2 **** *0** 關(guān)機(jī)引腳極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 1 **** **0* 0 正常關(guān)機(jī)； 1 芯片工作但所有輸出成高阻態(tài) 0 **** ***0 0 關(guān)機(jī)時(shí) SOGOUT 正常； 1 關(guān)機(jī)時(shí)SOGOUT正常 0x1f 輸出選擇 1 75 100* **** 輸出模式 100 4： 4： 2RGB； 101 4：2： 2Y CbCr； 110 4： 4： 4DDR 4 ***1 **** 主輸出使能 0 關(guān)； 1 開(kāi) 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 17 3 **** 0*** 次輸出使能 0 關(guān)； 1 開(kāi) 21 **** *10* 輸出驅(qū)動(dòng)強(qiáng)度設(shè)定（除 VSOUT） 00 低； 01 中； 1X高 0 **** ***0 輸出時(shí)鐘倒轉(zhuǎn) 0不倒轉(zhuǎn) ； 1 倒轉(zhuǎn) 0x20 輸出選擇 2 76 00** **** 輸出時(shí)鐘 00 原時(shí)鐘； 01 90176。在設(shè)計(jì)時(shí)， FIFO 模塊的描述和控制可以利用 FPGA 芯片自帶的 IP 核實(shí)現(xiàn)，生成的 FIFO 模塊。 LVDS 接口電路設(shè)計(jì) 將 LVDS 技術(shù)應(yīng)用到數(shù)字圖像傳輸系統(tǒng)中，通過(guò)合理的方案設(shè)計(jì)使系統(tǒng)能滿足圖像數(shù)據(jù)實(shí)時(shí)、穩(wěn)定、高速傳輸?shù)囊蟆?Altera FPGA 基本上都可以支持由 JTAG命令來(lái)配置 FPGA的方式，而且 JTAG 配置方式比任何一種其他配置方式