【正文】 2=“1001” thenseth1end if。139。event and clk1=39。event and clk1=39。event and clk1=39。event and clk1=39。秒個(gè)位 s220:process(clk1,cj)beginif clk139。秒的個(gè)位signal clk1,clkk,beep:std_logic。小時(shí)的個(gè)位signal setm1:std_logic_vector(3 downto 0)。位選signal hou1:std_logic_vector(3 downto 0)。位選 end clock。use 。后來(lái)，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于小時(shí)、星期來(lái)說(shuō)太短了。6)、去抖模塊定義變量fb范圍0到29999,當(dāng)外部時(shí)鐘信號(hào)來(lái)臨時(shí)候,fp計(jì)數(shù),只有當(dāng)FP為29999時(shí),該信號(hào)送到內(nèi)部的D觸發(fā)器中,只有按鍵按下且5ms時(shí)鐘信號(hào)來(lái)臨時(shí),)、系統(tǒng)總調(diào)試（topclock）（Endtime為10us在秒計(jì)時(shí)器的clk輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（40ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（60ns）為低電平，后面均為高電平；秒重置端（s1）可設(shè)置數(shù)值為50秒，分重置端（m1）可設(shè)置數(shù)值為57分, 時(shí)重置端（h1）可設(shè)置數(shù)值為23時(shí), 星期重置端（d1）可設(shè)置數(shù)值為6(星期六)；保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形”圖8由上述波形可以清楚的看到：當(dāng)reset為0時(shí)，數(shù)字鐘清0；當(dāng)set為1時(shí)，數(shù)字鐘置數(shù)圖9由上述波形可以清楚的看到：秒計(jì)時(shí)器開(kāi)始計(jì)時(shí)，當(dāng)?shù)竭_(dá)59秒后，秒計(jì)時(shí)器sec又從0開(kāi)始計(jì)時(shí)，同時(shí)分鐘min加了1，為58分。3)、分計(jì)時(shí)器（minute1）是由一個(gè)60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。該電路能否成功，關(guān)鍵在于程序的編寫(xiě)而對(duì)元器件的要求不太高。二．方案論證與比較、方案一：采用74LS163和CD4046設(shè)計(jì)數(shù)字鐘 方案一電路圖晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Ｈz的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。第一篇：用VHDL語(yǔ)言編寫(xiě)的數(shù)字鐘程序永州職業(yè)技術(shù)學(xué)院課 程 設(shè) 計(jì)課程名稱(chēng)： EDA技術(shù)實(shí)用教程 題 目：基于FPGA的數(shù)字鐘設(shè)計(jì) 系、專(zhuān)業(yè)： 電子技術(shù)系應(yīng)用電子 年級(jí)、班級(jí)： 07級(jí)電子大專(zhuān) 學(xué)生姓名： 馮 苗 指導(dǎo)老師： 龍 安 國(guó) 時(shí) 間： 2008年12月目 錄一、系統(tǒng)設(shè)計(jì)………………………………………………………..…………………………………………………… ………………………………………………..……………………………………………….………………………………………… 二．方案論證與比較………………………………… ………………………………………… 方案二 ………………………………………… 方案三 …………………………………………三、設(shè)計(jì)思路…………………………………………………………………………………………………… ………………………………………………….四、調(diào)試情況………………………………………………….五、系統(tǒng)調(diào)試…………………………………………………六、心得體會(huì)……………………………………………………...附：參考文獻(xiàn)……………………………………………………..用VHDL語(yǔ)言編寫(xiě)的數(shù)字鐘程序摘要：本設(shè)計(jì)要求一個(gè)12進(jìn)制或24進(jìn)制的具有時(shí)、分、秒計(jì)時(shí)功能的數(shù)字鐘，并要求能進(jìn)行時(shí)、分、秒調(diào)整，每逢時(shí)有報(bào)時(shí)功能。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路。用匯編編寫(xiě)得數(shù)字鐘電路,采用分支結(jié)構(gòu)編寫(xiě),程序正常計(jì)數(shù),當(dāng)檢測(cè)到有鍵按下時(shí),：采用FPGA制成的數(shù)字鐘 方案三電路圖,12MHZ的晶振信號(hào)加入到FPGA芯片的內(nèi)定義PORT,切換鍵、調(diào)時(shí)鍵,輸出的8個(gè)四位的BCD碼,經(jīng)過(guò)數(shù)據(jù)選擇器使得某一位信號(hào)的BCD碼被選中,被選中的信號(hào)經(jīng)過(guò)3/8譯碼電路,、分,采用ALTER公司的ACE1K系列的EP1K10TC1003芯片,得到的1HZ時(shí)鐘信號(hào)作為內(nèi)部秒個(gè)位計(jì)數(shù)模塊的時(shí)鐘信號(hào),秒個(gè)位進(jìn)行十進(jìn)制計(jì)數(shù),到9進(jìn)位,為秒十位提供6進(jìn)制時(shí)鐘信號(hào),當(dāng)秒為59時(shí),為小時(shí)計(jì)數(shù)器的個(gè)位提供時(shí)鐘信號(hào),當(dāng)小時(shí)計(jì)數(shù)器、分鐘計(jì)數(shù)器輸出信號(hào)與鬧鐘預(yù)設(shè)信號(hào)一樣時(shí),：計(jì)時(shí)功能、整點(diǎn)報(bào)時(shí)功能和重置時(shí)間功能，因此有3個(gè)子模塊：計(jì)時(shí)、報(bào)時(shí)（alarm1）、重置時(shí)間(smhd1)。其中reset為清0信號(hào)，當(dāng)reset為0時(shí)，分計(jì)時(shí)器清0；set 為置數(shù)信號(hào)，當(dāng)set為0時(shí)，分計(jì)時(shí)器置數(shù)，置m1的值。由上述波形可以清楚的看到：分計(jì)時(shí)器開(kāi)始計(jì)時(shí)，當(dāng)?shù)竭_(dá)59分后，分計(jì)時(shí)器min又從0開(kāi)始計(jì)時(shí)，同時(shí)小時(shí)hour加了1，為24時(shí)，即時(shí)計(jì)時(shí)器hour也又從0開(kāi)始計(jì)時(shí)，而此時(shí)星期計(jì)時(shí)器day也由6加1后回0，又從0開(kāi)始計(jì)時(shí)。經(jīng)過(guò)屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：分鐘的初始值可以設(shè)為57（559都可以），小時(shí)的初始值可以設(shè)為23，星期的初始值可以設(shè)為6，這樣，仿真之后，就能清楚的看出分鐘、小時(shí)的循環(huán)計(jì)數(shù)。use 。architecture one of clock issignal count:integer range 0 to 11999999。計(jì)數(shù)中小時(shí)的十位signal hou2:std_logic_vector(3 downto 0)。分鐘的十位signal setm2:std_logic_vector(3 downto 0)。begin分頻 fp:process(clk)beginif rising_edge(clk)thencountcounfif count=11999999 then clk1countbeepelsif count5999999 then beepelse clk1end if。event and clk1=39。139。139。139。139。 thenif(hou1=“0010” and hou2=“0011”)and(min1=“0101” and min2=“1001”)and(sec1=“0101” and sec2=“1001”)thenhou1elsif hou1=“0010”and hou2=“0011”and cj=“110” then當(dāng)時(shí)間為23點(diǎn)且處于校時(shí)狀態(tài)時(shí)hou1elsif(hou2=“1001”and(min1=“0101” and min2=“1001”)and(sec1=“0101” and sec2=“1001”))or(hou2=“1001”and cj=“110”)thenhou1end if。end if。時(shí)間設(shè)置分鐘部分 setmin1:process(clk1,setm2,cj)beginif clk139。event and clk1=39。139。elsif sel=“101” thenseloutcase m2 is顯示分鐘的個(gè)位when “0000”=doutwhen “0001”=doutwhen “0010”=doutwhen “0011”=doutwhen “0100”=doutwhen “0101”=doutwhen “0110”=doutwhen “0111”=doutwhen “1000”=doutwhen “1001”=doutwhen others=doutend case。event and clk=39。event and CP_5ms=39。星期調(diào)整脈沖start_stop:in std_logic。閃爍指示weekout:out std_logic_vector(3 downto 0)。mode: in std_logic。reset: in std_logic。setlap: in std_logic_vector(1 downto 0)。ponent y_m_d_countport（clk: in std_logic。ponent displayport（module: in std_logic_vector(2 downto 0)。glisten:out std_logic_vector(5 downto 0))。u2:control port map(setselect,setlap,mode,module)。end adjust。signal s:std_logic_vector(3 downto 0)。architecture arch of counter60 is signal temp1,temp2:std_logic_vector(3 downto 0)。end counter99。天輸出qc: out std_logic。begin days“00101001”when day29=39。139。architecture arch of days_control is begin process(month,year2,year1)begin case month is when “00000001”=day28if(year2=39。閃爍脈沖setlap:in std_logic_vector(1 downto 0)。139。q2: out std_logic_vector(7 downto 0)。調(diào)整位選擇d:in std_logic_vector(7 downto 0)。set:in std_logic。q: out std_logic_vector(7 downto 0)。set3:out std_logic。begin u1:dmux port map(set,setlap,d,secset,minset,hourset,secin,minin,hourin)。小時(shí)輸出qc:out std_logic進(jìn)位)。調(diào)整輸入month_out: out std_logic_vector(7 downto 0)。調(diào)整時(shí)間輸入q:out std_logic_vector(7 downto 0)。啟動(dòng)/停止centsec: out std_logic_vector(7 downto 0)。qc: out std_logic)。signal tcentsec,tsec,tmin,thour:std_logic_vector(7 downto 0)。end weekcounter。日輸出month: out std_logic_vector(7 downto 0)。day28: in std_logic。month_out: out std_logic_vector(7 downto 0)。ponent dmuxport（set:in std_logic。q3: out std_logic_vector(7 downto 0))。day31: out std_logic)。u2:daycounter port map(clk,dayset,dayin,day,qcday,day28,day29,day30,day31)。use 。139。常用的有 MSDOS 下的 EDIT 文本編輯程序，Windows 下的寫(xiě)字板（）等。堆棧段名 ENDS 邏輯數(shù)據(jù)段 數(shù)據(jù)段名 SEGMENT 用變量定義預(yù)置的數(shù)據(jù)空間 （1）DS、ES、SS 的裝入由于段寄存器不能用立即數(shù)尋址方式直接傳送，所以段地址裝入可通過(guò)通用寄存器傳送給段寄存器。（１）變量與數(shù)據(jù)的定義變量與數(shù)據(jù)的定義可以通過(guò)符號(hào)定義偽指令 EQU、＝和數(shù)據(jù)定義偽指令 DB 或 DW 或 DD 來(lái)實(shí)現(xiàn)。②在打印機(jī)上輸出一個(gè)字符調(diào)用 05H 號(hào)功能調(diào)用號(hào)，發(fā) 21H 號(hào)中斷，將要打印字符的 ASCII 碼送入 DL，就可在打印機(jī)上打印出 DL 中的字符。其中目標(biāo)文件是必須產(chǎn)生的，而其它兩個(gè)文件在需要時(shí)給予命令就可產(chǎn)生，對(duì)連接和執(zhí)行匯編程序無(wú)直接的關(guān)系。如果 4 個(gè)文件都需要，用簡(jiǎn)便的操作方法是在分號(hào)前用了 3 個(gè)逗號(hào)。是隱含組合類(lèi)型。具體操作方法如下： D CREF ↓cref filename [.CRF] ： MYFILE ↓ list filename [] ： ↓ D TYPE ↓用匯編語(yǔ)言編寫(xiě)的源程序經(jīng)過(guò)匯編程序（MASM）匯編后產(chǎn)生了目標(biāo)程序（.OBJ），該文件是將源程序操作碼部分變成了機(jī)器碼，但地址是可浮動(dòng)的相對(duì)地址（邏輯地址），因此必須經(jīng)過(guò)連接程序 LINK 連接后才能運(yùn)行。如果除 文件外還要產(chǎn)生 文件，則在分號(hào)前加兩個(gè)逗號(hào)。在 DOS 狀態(tài)下，用 TYPE 命令顯示打印出來(lái)。此外還可以產(chǎn)生一個(gè)內(nèi)存映象文件。在列表程序的源程序中只有一個(gè)棧段，在棧段定義中給出了組合類(lèi)型為 STACK，因此在段信息匯總表中列出了該項(xiàng)，在本程序中它沒(méi)有任何意義，因?yàn)闆](méi)有其它棧段與它連接，只是為了說(shuō)明這個(gè)問(wèn)題而設(shè)置的。如顯示 D 盤(pán)上已存在的列表文件 操作方法如下： D TYPE ；↓ 列表程序由三部分組成：（1）源程序和目標(biāo)程序清單列表程序同時(shí)列出源程序和對(duì)應(yīng)的機(jī)器語(yǔ)言清單。如果不想要列表文件和交叉索引文件，則可在 [ ] 和 [] 后不鍵入文件名只鍵入回車(chē)符。匯編處理 — 執(zhí)行宏匯編程序 用匯編語(yǔ)言編寫(xiě)的源程序必須是一個(gè)完整的源程序。（２）匯編程序中數(shù)據(jù)的提供方法 ①用數(shù)據(jù)定義偽指令提供數(shù)據(jù)如果程序要求原始數(shù)據(jù)為一批數(shù)據(jù)時(shí)，用數(shù)據(jù)定義偽指令 DB、DW 和 DD 來(lái)提供較為方便。（2）CS 的裝入代碼段寄存器是裝當(dāng)前執(zhí)行目標(biāo)代碼的段地址，IP 是提供下一條要執(zhí)行的目標(biāo)代碼的偏移量，為了保證程序的正確執(zhí)行，CS 和 IP 裝入新值時(shí)是一起完成的。數(shù)據(jù)段名 ENDS 邏輯代碼段 代碼段名 SEGMENT ASSU