【正文】 工作方式同時也對應有二種模式即 異步模式或者同步模式 ， 所謂異步就是讀寫數(shù)據的時候只與讀寫使能信號有關，與時鐘 IFCLK無關；所謂同步就是同時受時鐘信號以及讀寫信號的控制。其各個引腳功能各個參數(shù)如下： VCCA電源電壓 (5V177。 VDDA 和 VDDD 應就近與 AGND 和 DGND 連接一個 的高頻陶磁濾波電容。 西安理工大學碩士學位論文 20 USB 與 FPGA 的接口電路 本系統(tǒng)設計中由 FPGA作為控制器，只是簡單地利用 CY7C68013A作為一個數(shù)據通道來實現(xiàn)數(shù)據采集卡與 上位機應用程序二者之間的高速數(shù)據傳輸。數(shù)據的轉換控制可通過 FPGA 按照 AD 轉換的時序直接控制 OE的電平狀態(tài)。 A1A8與TLC5510輸出的 8位數(shù)字信號連接， OE、 B1B8與 FPGA的 I/O口連接， DIR為方向控制器，通過一個選擇開關 P1可以控制數(shù)據的傳輸方向。 AD 電路設計 接口的電平轉換 TLC5510的工作額定電壓一般是 ，而對應的 FPGA的 I/O口工作電壓通常狀況下是。其中可以通過設置寄存器 IFCFG來選擇相對應的接口模式。 EP0是一個默認的雙向控制端點 ， 它 即 可寫數(shù)據 也 可讀數(shù)據。 8 0 5 1 內 核1 2 / 2 4 / 4 8 M H zC Y智 能 U S B1 . 1 / 2 . 0 接口 引 擎U S B 2. 0 收發(fā) 器X 2 0P L L1 6 K BR A M地址數(shù)據總線I 2 C 總 線G P I F（ 通 用可 編 程接 口 ）4 K BF I F OI / O 引 腳 （ 2 4 ）A D D R ( 9 )RDY(6)CTL(6)8 / 1 6數(shù)據（8）地址（16）2 4 M H z 外部 晶 振D +D ? 圖 42 CY7C68013A芯片內部結構圖 Figure42 CY7C68013A chip internal structure 西安理工大學碩士學位論文 16 該芯片 內部 主要 包含 以下幾部分：高 速 8051單片機、 FIFO存儲器以及 GPIF (通用可編程接口 )、串行接口引擎和 。計 算如下所示： REFB= VDDAR2/(R1+Rref+R2)=580/(320+270+80)=(V) 系統(tǒng) 硬件 設計 15 REFT= VDDA(Rref+R2)/(R1+Rref+R2)=5(80+270)/(320+270+80)=(V) 所以 TLC5510的信號輸入范圍為 ～ ，當模擬輸入為 ，轉換輸出的數(shù)字量為 00000000， 11111111。TLC5510特點如下： 8bit分辨率；最大轉換速率是 20MSPS；供電電壓是 5V； 100mW的低功耗；內置采樣、保持功能模塊。 AD 轉換器的選擇 模擬信號進入 FPGA之前，必須用 AD轉換器將其轉換為數(shù)字信號以便系統(tǒng)的識別。 FPGA的管腳主要包括：用戶 I/O、配置管腳、電源、時鐘及特殊應用管腳等 ， 其中有些管腳可有多種用途。這是因為反熔絲型 FPGA 對于經緯路徑來說，其內部導體之間的連接是實質性的，當然這是相當于 SRAM 型 FPGA 內部所用的邏輯門或晶體管而言的。基于 SRAM 的 FPGA 具有可以被重復編程的優(yōu)點 ， 這種 FPGA 被安裝到系統(tǒng)以后再被重新編程，使得 “在線升級 ”變得非常容易。首先簡單介紹硬件電路的整體構架，然后介紹芯片的選擇，最后介紹各個模塊的具體實現(xiàn)方式。系統(tǒng)總體框圖如圖 32所示。既然采用單片機或 DSP作為控制器的數(shù)據采集卡有很大的缺陷，那么就應該尋找速度更快，能更好的對外圍硬件進行邏輯控制的控制器。軟件開發(fā)則主要包括設計 USB 芯片固件程序、驅動程序和用戶界面程序等；而硬件開發(fā)主要包括設備功能組件、硬件接口、資源分配等。但是，對于 USB 的不同傳輸模式會用到不同特性的電纜。 USB 設備與其主機的連接主要包括 USB主機與集線器的上行端口連接以及 USB設備與集線器的下行端口連接。 西安理工大學碩士學位論文 4 U S B 設 備U S B 主機上行通信下行通信 圖 21 簡單的 USB系統(tǒng) Figure21 Simple USB system （ 1） USB 主機 廣義上講，具有 USB 端口的計算機以及其他具有 USB 主控芯片的設備都可以稱為USB 主機。 本文研究的主要內容有： ① 分析了 USB總線特點、系統(tǒng)的組成結構 以及開發(fā)流程 等； ② 設計了數(shù)據采集系統(tǒng)的硬件電路，同時完成了模數(shù)轉換器和 FPGA的連接， FPGA與 USB的連接，以及 FPGA外圍電路的設計；在要求各個元器件對電源電壓的相適應的條件下，設計提供了相匹配的電源系統(tǒng)；完成了系統(tǒng)原理圖設計和 PCB圖的繪制； ③ 利用硬件描述語言 VerilogHDL，編寫了基于 FPGA內部邏輯控制模塊，完成了對 AD采樣的控制，以及對 USB數(shù)據傳輸?shù)目刂疲? ④ 分析了 USB接口電路的固件程序開發(fā)步驟，并用 C51語言開發(fā)了 USB接口設備的固件程序，實現(xiàn)了 USB在 Slave FIFO模式下進行數(shù)據傳輸?shù)墓δ埽? ⑤ 編寫了上位機的應用程序，完成了數(shù)據的讀取與顯示； ⑥ 最后結合硬件和軟 件對整個系統(tǒng)進行了最終測試，并給出了測試大量有益結果與分析。 NI公司研制的一系列 USB數(shù)據采集卡可以說是其中的代表，但是 NI公司的 USB數(shù)據采集卡產品的價格普遍偏高，因此對于國內的大多數(shù)用戶來說顯然無法承受這樣昂貴的價格。但在隨后的幾年時間里， ，直到 20xx年底才塵埃落定。 具有 USB接口的 數(shù)據采集卡就 可以通過 USB電纜獲得 穩(wěn)定可靠的工作電源。 。本文結合 USB的傳輸優(yōu)勢和 FPGA 的高效性能，設計 了一種 基于 USB的便攜式數(shù)據采集系統(tǒng)。除了文中特別加以標注引用的內容外，本論文不包含任何其他個人或集體已經發(fā)表或撰寫的成果作品。 涉密論文按學校規(guī)定處理。 最后，結合硬件和軟件對整個系統(tǒng)進行了最終測試，并給出了測試結果和分析。但是這種數(shù)據采集方式有很多的缺陷： (1)插拔 困難 、安裝復雜、價格比較貴 ， 并且計算機的插槽數(shù)量、地址、中斷資源 也 限制了 采集卡的 擴展性； (2)數(shù)據采集卡被安裝在工業(yè)控制機或者 PC機內部，不便于攜帶 ，因此 無法進行野外現(xiàn)場的數(shù)據采集 【 1】 。隨著技術的發(fā)展和計算機應用的需要，老式接口的缺陷越來越制約計算機的使用。到目前為止，基于 USB接口的產品種類繁多，西安理工大學碩士學位論文 2 從低運行速度的鼠標、鍵盤到 全速 的 MP移動硬盤、數(shù)碼相機以及高速的數(shù)據采集卡等。在該方案中，系統(tǒng)選用 FPGA作為硬件電路的主控制器?？傮w來說，用戶的特定功能是由 USB設備完成而 USB 協(xié)議的處理 則 是由 USB 主機負責的。 ① USB 功能設備一般是一個獨立的外部設備，例如有用于擴展USB 主機功能的 USB 鼠標，以及用來進行數(shù)據傳輸?shù)囊苿佑脖P或者 USB 數(shù)據采集系統(tǒng)等。 USB 主機通過VCC 和 GND 這兩個引線向 USB 設備供電；通過 D+ 、 D 差分數(shù)據線向 USB 設備傳輸數(shù)據。需要強調的是選擇芯片需要考慮很多因素 ，比如芯片內部資源、芯片管腳數(shù)目、芯片封裝形式、兼容性，同時價格也是必須考慮的。 A D 轉 換芯 片控 制 器U S B 接 口芯 片P C 機模 擬輸 入U S B電 纜 圖 31 USB數(shù)據采集系統(tǒng)典型框架 Figure31 typical framework of the USB data acquisition system 現(xiàn)有的數(shù)據采集卡常用單片機或 DSP作為控制器。因此本文中采用 USB和 FPGA技術相結合的方案設計的數(shù)據采集系統(tǒng)，它小巧且便于攜帶，可以大大提高系統(tǒng)的穩(wěn)定性與可靠性。本系統(tǒng)的軟件設計主要包括兩個部分：一部分主要用于控制 AD的模數(shù)轉換、數(shù)據的緩存以及控制 USB進行數(shù)據傳輸?shù)?FPGA邏輯控制程序；另一部分是開發(fā) USB設備涉及到的程序，主要涉及到 USB固件程序、 USB設備驅動程序以及客戶應用程序。數(shù)據采集系統(tǒng)使用 FPGA作為主控制器可以大大縮短設計時間，減少 PCB面積，提高系統(tǒng)的可靠性、擴展性、便攜性等。反熔絲技術的特點主要有以下幾個方面：它的單元較小，占用芯片面積小，而工作頻率相當高，反拷貝能力強，并且還不需外接 PROM 或 EPROM。兩個廠商生產的各個系列產品各有優(yōu)劣，提供的宏功能模和開發(fā)平臺也各不相同。 2) 配置管腳 MSEL[1:0]：用于選擇配置模式。這里的環(huán)境參數(shù)主要包括信號輸入范圍、工作溫度范圍、供電要求以及抗干擾性能等四個方面； ④ 數(shù)據接口要求： A/D轉換器的輸出形式選擇，是選用外部時鐘還是內部時鐘；是否存在轉換結束狀態(tài)提示信號等。 TLC5510內部分壓電路連接模式如圖 41所示： R 13 2 0 ΩR r e f2 7 0 ΩR 28 0 ΩV D D A+ 5 VR E F T SR E F TR E F BR E F B S A G N DT L C 5 5 1 0 圖 41 產生 2V電壓量程的連接圖 Figure41 connection diagram of the 2V span 其中模擬電源 VDDA引腳接入 +，模擬地 AGND引腳接模擬地， REFTS和 REFT短接， REFBS和 REB短接。值得一提的是 EZUSB FX2LP系列芯片內部集成了 USB外圍接口設備所需的全 部功能，我們可以利用這種芯片的優(yōu)點便利地開發(fā)許多功能迥異的產品。 CY7C68013A在數(shù)據傳輸?shù)臅r候主系統(tǒng) 硬件 設計 17 要用到了 4KB的 FIFO和 7個端點。另外為了解決帶寬的問題以及讀寫雙方互相等待的時間過長等問題，可以將這 4個端點配置成雙重、三重和四重緩沖，這樣就可以很好解決這些問題了。同步與異步的時序如圖 43所示。)； VCCB電源電壓 (177。其中 FB2～ FB4 代表高頻磁珠，主要是模擬電源 AVDD 經過 FB2～ FB4 為 TLC5510 提供模擬工作電流。那樣的話本系統(tǒng)就 應該 采用 Slave FIFO連接模式，其中 Slave FIFO模式傳輸示意圖如圖 46所示。 TLC5510 的時鐘 CLK 不用單獨設置，由 FPGA 提供。電路中 74LVC4245A的 VCC接 +， VBB接 【 13】 。本設計中選擇 FPGA作為控制器，那么對應 CY7C68013A就選擇工作在 Slave FIFO模式 (從機模式 )。 CY7C68013A 的接口模式 CY7C68013A芯片提 供了 Slave FIFO(從屬 FIFO)和 GPIF(通用可編程接口 )兩種不同類型的接口模式。 表 43 CY7C68013A的 7個端點 Table43 the seven endpoints of the CY7C68013A 端點 大小 備注 EP0 64B 控制傳輸 EP1IN 64B 輸入 EP1OUT 64B 輸出 EP2 4KB 輸入 /輸出 EP4 4KB 輸入 /輸出 EP6 4KB 輸入 /輸出 EP8 4KB 輸入 /輸出 USB協(xié)議中將端點做了如下定義：它是窗口，是數(shù)據的接受器和發(fā)送器。 CY7C68013A 芯片結構 CY7C68013A芯片內部結構如圖 42所示。由圖 41中的連接便可計算出電壓量程范圍。 綜合以上因素，本系統(tǒng)設計采用美國德州儀器 (TI)公司的 AD轉換芯片 TLC5510。 4) 時鐘管腳 VCC_PLL： FPGA的鎖相環(huán)管腳電壓； VCCA_PLL： FPGA鎖相環(huán)的模擬電壓； GNDA_PLL： FPGA鎖相環(huán)的模擬地； GNDD_PLL： FPGA鎖相環(huán)的數(shù)字地； CLknum： FPGA鎖相環(huán)時鐘的輸入； PLLnum_OUT： FPGA鎖相環(huán)時鐘的輸出； 另外，有一些管腳是全局時鐘，使用這些管腳作為關鍵時鐘或信號的布線可獲得最佳的性能。該芯片具有強大的硬件邏輯功能，總邏輯單元達 5 980個，包含 20個12836位的 RAM塊，總的內部存儲單元達到 92160位，內嵌 2個鎖相環(huán)，芯片工作電壓為，有 180個 I/O引腳，支持多種不同的 I/O標準；應用廣泛，性價比較高 【 6】 。理論上，反熔絲型 FPGA 比 SRAM 型FPGA 在速度上要快很多。第一種是 SRAM 編程，這涉及到用 SRAM 的比特位作為編程單元。西安理工大學碩士學位論文 10 系統(tǒng) 硬件 設計 11 4 系統(tǒng)硬件電路的設計與實現(xiàn) 本章主要介紹基于 USB的便攜式數(shù)據采集系統(tǒng)的硬件電路設計。本數(shù)據采集系統(tǒng)包括兩部分：系統(tǒng)的硬件設計和軟件設計。 相比而言采用 DSP作為控制器的采集卡 其 運算速度較快而且擅長處理密集的乘加運算，但