【正文】 思想 在理論上掌握了 FIR 數(shù)字濾波器的基本原理之后，本文需要對(duì)設(shè)計(jì)思想進(jìn)行一個(gè)多方位的論證和嘗試。相位響應(yīng)的指標(biāo)形式，一半是指系統(tǒng)在通頻帶中藥有線性相位。 在前面 本文 已經(jīng)討論過(guò)， FPGA的實(shí)現(xiàn)中將對(duì)各種方法進(jìn)行比較，找出最優(yōu)設(shè)計(jì)方式。經(jīng)過(guò)一個(gè)線性卷積過(guò)程，從時(shí)域上 輸入信號(hào)與濾波器的 單位 沖擊響應(yīng)作一個(gè)卷積 和。 相關(guān)概念說(shuō)明 數(shù)字濾波器（ Digital filter)是由數(shù)字乘法器、加法器和延時(shí)單元組成的一種裝置。 本文在 FPGA 元器件的基礎(chǔ)上，實(shí)現(xiàn)現(xiàn)代 FIR 數(shù)字濾波器功能。 （三）設(shè)計(jì)中的軟件仿真使用 Altera 公司 的綜合性 PLD 開發(fā)軟件 Quartus II，并且利用 Matlab 工具進(jìn)行對(duì)比仿真，在仿真的過(guò)程中，對(duì)比證明，本論文設(shè)計(jì)的濾波器的技術(shù)指標(biāo)已經(jīng)全部達(dá)標(biāo)。但是，隨著現(xiàn)代計(jì)算機(jī)技術(shù)在濾波問(wèn)題上的飛躍，派生出一個(gè)全新的分支 ——數(shù)字濾波器。其中， FIR 數(shù)字濾波器又以其良好的線性特性被廣泛和有針對(duì)性的大量使用。 （二）基于硬件 FPGA 的特點(diǎn)，利用 Matlab 軟件以及窗函數(shù)法設(shè)計(jì)濾波器。而數(shù)字濾波器具有穩(wěn)定性高、精度高、設(shè)計(jì)靈活、實(shí)現(xiàn)方便等突出優(yōu)點(diǎn)。 研究思路 通過(guò)對(duì)目前數(shù)字濾波器的幾種實(shí)現(xiàn)方法的簡(jiǎn)單分析，本文認(rèn)為基于 FPGA 的數(shù)字濾波器具有許多優(yōu)點(diǎn)，本文考慮到信息技術(shù)的發(fā)展對(duì)于數(shù)字濾波器的要求越來(lái)越高，而目前 FIR 數(shù)字濾波器的性能還不完善，于是選擇了基于 FPGA 的數(shù)字濾波器作為主要研究?jī)?nèi)容，通常濾波器在進(jìn)行數(shù)據(jù)處理時(shí)用到了卷 積運(yùn)算，在設(shè)計(jì)中的解決這些乘法運(yùn)算的思路是將它們轉(zhuǎn)換成加減法，這是目前解決乘法運(yùn)算的主流思想。通過(guò)這種方式確定的濾波器稱為有限沖擊響應(yīng)（ FIR)濾波器。它的設(shè)計(jì)需要借助計(jì)算機(jī)程序完成 可以利用 AF 的設(shè)計(jì)成果，可簡(jiǎn)單、有效地完成設(shè)計(jì) 階數(shù) 高 低 穩(wěn)定性 在穩(wěn)定性方面（穩(wěn)定），極點(diǎn)全部在原點(diǎn) 存在一定的穩(wěn)定性問(wèn)題，需要注意 結(jié)構(gòu) 非遞歸系統(tǒng) 遞歸系統(tǒng) 運(yùn)算誤差 一般情況下不存在反饋，運(yùn)算的誤差比較小 存在反饋，由于運(yùn)算中的特殊運(yùn)算方法會(huì)產(chǎn)生極限環(huán) 通常情況下一般數(shù)字濾波器的 N 階 FIR 數(shù)字濾波器基于輸入信號(hào) x(n)的表達(dá)式為： ??? ?? 10 )()()( ni inxihny （ 2） 這個(gè)公式給我們了一個(gè)非常明了的直接型網(wǎng)絡(luò)結(jié)構(gòu)，該結(jié)構(gòu)表現(xiàn)出 N 個(gè)乘法器，每次采樣 y(n) 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 4 的內(nèi)容是 n 次乘法和 n1 次加法，然后做乘累加之和。數(shù)字濾波器的一般設(shè)計(jì)步驟如下： 做任何工程或者設(shè)計(jì)，設(shè)計(jì)者都必須要有一個(gè)期望的指標(biāo)用來(lái)限制設(shè)計(jì)范圍。一般情況下都是采用理想的數(shù)字濾波器模型，然后去逼近我們想要的目標(biāo)數(shù)字濾波器參數(shù)。 | )(eH jd ?|=???01 ??????????????16/54/0 要求通帶波紋 dBp 3??，阻帶衰減 dBs 60?? ，并用最小階數(shù)實(shí)現(xiàn)。fs=5/16。 %確定 remez 函數(shù)所需參數(shù) hn=remez(N， fo， mo， W)。)。首先引入程序輸出的幅頻特性圖 ： （如圖 24） 圖 24在 Matlab中的程序 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 8 圖 25 程序輸出的幅頻特性 圖 26 Impulse Response 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 9 圖 27 Magnitude and Phase Responses 圖 28 Phase Delay 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 10 圖 29 Pole， Zero plot 結(jié)論：從上面程序運(yùn)行情況分析， 觀察 程序輸出的幅頻特性圖中橫線為 3dB， 兩條豎線分別位于頻率 π/4和 5π/16。 在了解了怎么選擇窗函數(shù)和計(jì)算濾波器階數(shù)之后，本論文將針對(duì)實(shí)際 FIR 數(shù)字濾波器進(jìn)行研究。 %這里是在計(jì)算過(guò)渡帶寬 N=ceil(12/)。 Analysis Tool)是 MATLAB 信號(hào)處理工具箱里專用的濾波器設(shè)計(jì)分析工具， 以上的版本還專門增加了濾波器設(shè)計(jì)工具箱 (Filter Design Toolbox)。 Frenquency Specifications 選項(xiàng)，可以詳細(xì)定義頻帶的各參數(shù)，包括采樣頻率 Fs 和頻帶的截止頻率。本例中，首先在 Filter Type 中選擇 Bandpass；在 Design Method 選項(xiàng)中選擇 FIR Window，接著在 Window選項(xiàng)中選取 Kaiser， Beta 值為 ；指定 Filter Order 項(xiàng)中的 Specify order 為 38；采樣頻率 Fs=100Hz，截止頻率 Fc1=10Hz， Fc2=20Hz。 比較以上幾種類型的濾波器參數(shù)，在 給定的參數(shù)要求下，采用橢圓濾波器可以獲得最佳的幅頻響應(yīng)特性，具有階數(shù)低，過(guò)渡帶窄等優(yōu)點(diǎn)。 FDAtool 設(shè)計(jì)模板及設(shè)計(jì)結(jié)果圖 這里把上面的濾波器設(shè)計(jì)參數(shù)的總體圖給出，如圖 210 圖 210 FIR 帶通濾波器總體設(shè)計(jì)參數(shù) 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 15 程序分析部分 根據(jù)上述 FIR 低通數(shù)字濾波器的原理與濾波特性，我們?cè)谏厦娴能浖?shí)踐中已經(jīng)掌握了設(shè)計(jì)數(shù)字濾波器的方法并 且成功的使用 Matlab/Simulink 進(jìn)行了設(shè)計(jì)和仿真。隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路芯片，并盡可能縮短設(shè)計(jì)周期，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，在使用中也能比較方便的對(duì)設(shè)計(jì)進(jìn)行修改。用 FPGA器件實(shí)現(xiàn)數(shù)字系統(tǒng)時(shí)用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導(dǎo)致系統(tǒng)規(guī)模的全面縮減 。 FPGA/CPLD 器件的工作速度快，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于 DPS 器件。 QuartusⅡ 及 Verilog HDL 介紹 Quartus II 屬于 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer的設(shè)計(jì)輔助工具 ，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。VerilogHDL 的設(shè)計(jì)者想要以 C 編程語(yǔ)言為基礎(chǔ)設(shè)計(jì)一種語(yǔ)言，可以使工程師比較容易學(xué)習(xí)。由于濾波器系數(shù)都是小數(shù)，所以我們先左移 7 位（即放大 128 倍），再用相應(yīng)的移位來(lái)近似這些系數(shù)，最后經(jīng)過(guò)乘加運(yùn)算得到結(jié)果，對(duì)這個(gè)結(jié)果再右移 7 位（即縮小 128 倍）即可得出正確的結(jié)果。 input [7:0] x。 parameter c0=21， c1=8， c2= 22， c3=34， c4=6， 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 21 c5=34， c6=31， c7=32， c8=87， c9=32， c10=154， c11=321， c12=217， c13=321， c14=1185， c15=1996， c16=2328。 sxin[0]={x[7]， x}。 mult13_8 uut7(clk， c7， xx[7]， acc8)。 mult13_8 uut15(clk， c15， xx[15]， acc16)。但是在程序設(shè)計(jì)的過(guò)程中我們遇見(jiàn)了實(shí)數(shù)乘法的問(wèn)題，程序的運(yùn)行遇到了困難，在與 指導(dǎo) 老師的研究中我們發(fā)現(xiàn)問(wèn)題出在實(shí)數(shù)乘法的問(wèn)題上。 end endfunction //function abs_real // Component Instances filter u_filter ( .clk(clk)， .clk_enable(clk_enable)， .reset(reset)， .filter_in(filter_in)， .filter_out(filter_out) )。而乘法 ， 尤其是浮點(diǎn)乘法運(yùn)算是數(shù)值計(jì)算和數(shù)據(jù)分析中最常用的運(yùn)算之一。//輸出的乘積 /*寄存器類型變量 為了能更清楚的了解全處理過(guò)程， 特地設(shè)計(jì)為輸出的，不然仿真可能會(huì)被綜合掉 */ output[15:0] x1， x2， x3， x4。 reg[31:0] x7。b0。b0。//兩數(shù)符號(hào)位相異或，得到乘積的符號(hào)位 x6=x3[14:0]*x4[14:0]。在原來(lái)的濾波器中需要對(duì)每一個(gè)參數(shù)進(jìn)行單獨(dú)設(shè)置，這樣會(huì)使得程序占 有巨量的篇幅大大的增加了工作量和容錯(cuò)度。 x3=sin(2*pi*t*60)。 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 28 圖 216 Matlab 中模擬的混合信號(hào) 然后在程序中設(shè)置好仿真模型如下圖（ 217） 圖 217 Simulink 模型仿真 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 29 設(shè)置仿真參數(shù) 設(shè)置好仿真參數(shù)，對(duì)各個(gè)信號(hào)進(jìn)行單獨(dú)修改和設(shè)置如下圖（ 218）： 圖 218 sin(2*pi*30*t)參數(shù)模塊 在主設(shè)置中，振幅 (Amplitude)設(shè)置為 1， 頻率（ Frequency）設(shè)置為 30Hz， 輸出混合為實(shí)常量，樣本時(shí)間為 1/1000， 采樣幀數(shù)設(shè)置為 1 幀，以下不同頻率信號(hào)同理設(shè)置： 圖 219 sin(2*pi*10*t)參數(shù)模塊 基于 FPGA 的 FIR 數(shù)字濾波器設(shè)計(jì) 30 圖 2。 plot(t， X)。利用移位來(lái)把小數(shù)運(yùn)算轉(zhuǎn)換成整數(shù)運(yùn)算，這樣我們的 11 階濾波器程序大大減少篇幅同時(shí)也增加了程序的可讀程度和穩(wěn)定程度。b0}。//截取 16 位被乘數(shù)， x2=in_b[31:16]。b0。b0。 output[29:0] x6。本文采用適合于 FPGA 實(shí)現(xiàn)的自定義 26 位浮點(diǎn)數(shù)據(jù)格式 ， 利用改進(jìn)的基 4Boot h 編碼運(yùn)算方式 ， 以及 CSA 和 4 2 壓縮器綜合的Wallace 樹形結(jié)構(gòu) ， 減少了部分積 ， 使系統(tǒng)具有高速度 ， 低功耗的特點(diǎn) ， 并且結(jié)構(gòu)規(guī)則。 filter_in_force [1] = $realtobits(+000)。在原來(lái)的 38 階濾波器的設(shè)計(jì)中出現(xiàn)了這樣子的問(wèn)題。 always (posedge clk) begin y={acc16[1]， acc16[1]， acc16[1]， acc16[1]， acc16[1]， acc16}+{acc17[1]， acc17[1]， acc17[1]，acc17[1]， acc17[1]， acc17} +{acc15[1]， acc15[1]， acc15[1]， acc15[1]， acc15[1]， acc15}+{acc14[1]， acc14[1]， acc14[1]，acc14[1]， acc14[1]， acc14} +{acc13[1]， acc13[1]， acc13[1]， acc13[1]， acc13[1]， acc13}+{