【正文】 ............................................................ 26 FFT 數(shù)據(jù)存取規(guī)律分析 .................................................................................. 26 雙口 RAM 及其地址發(fā)生器的設(shè)計(jì) .............................................................. 27 ROM 及其地址發(fā)生器的設(shè)計(jì) ....................................................................... 30 浮點(diǎn)單元的 設(shè)計(jì) ........................................................................................................ 33 時(shí)序控制單元的設(shè)計(jì) ................................................................................................ 38 4 基于 verilog 語(yǔ)言的 FFT 的設(shè)計(jì)與仿真 ..................................... 40 ModelSim 介紹 ........................................................................................................... 40 ModelSim 仿真 ........................................................................................................... 40 建立工程 .......................................................................................................... 41 理工大學(xué)學(xué)士學(xué)位論文 IV 加載文件 .......................................................................................................... 41 開(kāi)始仿真 .......................................................................................................... 42 結(jié)果分析 .................................................................................................................... 44 結(jié) 論 ................................................................... 46 致 謝 ................................................................... 47 參考文獻(xiàn) ................................................................ 48 附錄 A 英文原文 ........................................................ 50 附錄 B 漢語(yǔ)翻譯 ........................................................ 55 理工大學(xué)學(xué)士學(xué)位論文 1 1 緒論 課題的背景及意義 隨著數(shù)字技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字信號(hào)處理（ Digital Signal Processing， DSP）技術(shù)已深入到各個(gè)學(xué)科領(lǐng)域，其應(yīng)用又是多種多樣，但數(shù)字信號(hào)處理基本上從兩個(gè)方面來(lái)解決信號(hào)的處理問(wèn)題：一個(gè)是時(shí)域方法，即數(shù)字濾波；另一個(gè)是頻域方法，即頻譜分析。傳統(tǒng)的 FFT 使用軟件或 DSP 實(shí)現(xiàn)，高速處理時(shí)實(shí)時(shí)性較難滿足，因此專(zhuān)用集成電路(ASIC)和可編程邏輯器件 (以現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 為代表 )應(yīng)運(yùn)而生。 關(guān)鍵詞：快速傅立葉變換； Verilog；單元設(shè)計(jì)； modelsim 仿真 理工大學(xué)學(xué)士學(xué)位論文 II Abstract Fast Fourier Transform is a necessary precondition of digital spectral analysis as the basic puting between the time domain and frequency domain. The traditional FFT uses software or DSP to realize, which is difficult to meet realtime in high speed processing. Application specific integrated circuit (ASIC) and programmable logic device (represented by field programmable gate array, FPGA) arises at the historic moment. ASIC has the advantage in the speed, but the chip area will expand rapidly with the processing points increasing, which means the improvement of costs. While FPGA contains hardware multipliers, massive memory cells and programmable I/O, so it is very suitable for implementation of FFT processor. Therefore, FPGA is lowcost, easy to debug and can be repeatedly programmed. It has more market petitiveness. Use Verilog language pleted 32 points 2 plex FFT processing system design, Including butterfly puting unit design, storage unit design, block floatingpoint unit design, the address generation unit design, the function switch unit design and timing control unit design work . On the basis of the selected library as the FPGA device, use the modelsim simulation software, and analyze the results. Key Words:FFT。 目前， FFT 廣泛應(yīng)用在頻譜分析、匹配濾波、數(shù)字通信、圖像處理、語(yǔ)音識(shí)別、雷達(dá)處理、遙感遙測(cè)、地質(zhì)勘探和無(wú)線保密通訊等眾多領(lǐng)域。 FIR 濾波器被廣泛用于各類(lèi)數(shù)字信號(hào)處理系統(tǒng)中實(shí)現(xiàn)卷積、相關(guān)、自適應(yīng)濾波、正交插值等處理 。 通用型 DSP 芯片適合普通的 DSP 應(yīng)用， 通用 DSP 芯片具有接口靈活、編程方便、穩(wěn)定性好、運(yùn)算精度高等特點(diǎn)，同時(shí)也更適應(yīng)于大規(guī)模集成電路 如 TI 公司的一系列DSP 芯片屬于通用型 DSP 芯片 。 ASIC 在一些特殊功能的表現(xiàn)上相當(dāng)好，這種方案運(yùn)算速度快，可靠性高，非常適合實(shí)時(shí)和對(duì)可靠性要求較高的信號(hào)處理系統(tǒng)， 在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn) ，但是專(zhuān)用芯片不能重新組態(tài)，可編程能力有限， 在產(chǎn)品發(fā)展過(guò)程中，它的功 能無(wú)法任意修改或改進(jìn)。 其中，現(xiàn)場(chǎng)可編程門(mén)列陣（ FPGA）是最近幾年發(fā)展起來(lái)的新型高密度可編程邏輯器件。國(guó)內(nèi)外已積極地開(kāi)展了基于 FPGA 的數(shù)字信號(hào)處理算法應(yīng)用與研究，并且也取得了長(zhǎng)足的進(jìn)步。目前不少大學(xué)及研究所都使用 FPGA 芯片設(shè)計(jì)開(kāi)發(fā)具有自主知識(shí)產(chǎn)權(quán)的 FFT 和 FIR 數(shù)字濾波器，但是由于起步較晚，基礎(chǔ)薄弱，所設(shè)計(jì)的 FFT 和 FIR 數(shù)字濾波器無(wú)論是速度，還是可擴(kuò)展性上都與國(guó)外有一定差距。本論文共5 章，各章的具體內(nèi)容如下： 第 1 章闡述了硬件實(shí)現(xiàn)的國(guó)內(nèi)外現(xiàn)狀及選題的意義和論文內(nèi)容。當(dāng) N較大時(shí)，運(yùn)算量是十分龐大的。其周期性表現(xiàn)為： mNmNjiNmNjlNmN WeeW ??? ???? ππ 2)(2 () 其對(duì)稱(chēng)性表現(xiàn)為 mNNmN W ?? ? mNmNN WW ?? ]*[ 或者 wNm???2 （ ） 不斷的把長(zhǎng)序列的 DFT 分解成幾個(gè)短序列的 DFT，并且利用mN的周期性和對(duì)稱(chēng)性來(lái)減少 DFT 的運(yùn)算次數(shù)，這就是 FFT 算法的基本思想。式 ()和式 ()說(shuō)明了原 N點(diǎn)的 DFT和這兩個(gè) N/2點(diǎn)的 DFT之間的關(guān)系。 那 么 按 圖 計(jì)算 N 點(diǎn) DFT 共需要 2(N ／2)2+N/2=N(N+1)/2≈N2/2（ N1） 次復(fù)數(shù)乘法和 N(N/21)+2N/2=N2/2次復(fù)數(shù)加法運(yùn)算。圖中的輸入序列不是順序的，但是后面會(huì)看到，其排列是有規(guī)律的。 理工大學(xué)學(xué)士學(xué)位論文 12 圖 FFT算法與直接計(jì)算 DFT所需乘法次數(shù)的比較曲線 DITFFT的一些運(yùn)算規(guī)律 DITFFT運(yùn)算中是存在一些規(guī)律的，下面簡(jiǎn)單的介紹一下這些規(guī)律。 (2)旋轉(zhuǎn)因子的變化規(guī)律 由 8點(diǎn) DITFFT的運(yùn)算流圖可以推得在 N點(diǎn) DITFFT運(yùn)算流圖中，每級(jí)都有 N/2個(gè)蝶形。由于 N=2M，所以順序數(shù)可用 M位二迸制數(shù) (0121 ... nnnn MM ??)表示。 圖 DITFFT的順序輸入倒序輸出形式 理工大學(xué)學(xué)士學(xué)位論文 15 定點(diǎn)數(shù)的相關(guān)概念 定點(diǎn)數(shù)的定義 定點(diǎn)數(shù)指的是在二進(jìn)制數(shù)中小數(shù)點(diǎn)的位置是固定的數(shù)。例如： x=+， y=+，那么 [x]補(bǔ) =， [y]補(bǔ) =，由補(bǔ)碼加法公式 [X]補(bǔ) +[Y]補(bǔ) =[X+Y]補(bǔ) 得： [x+y]補(bǔ) =，兩個(gè)正數(shù)相加的結(jié)果成為負(fù)數(shù)，這顯然是錯(cuò)誤的。這是因?yàn)閮蓚€(gè)絕對(duì)值小于 l的數(shù)相加，其結(jié)果不會(huì)大于或等于 2，所以最高符號(hào)位永遠(yuǎn)表示結(jié)果的正確符號(hào)。 當(dāng)利用 FPGA實(shí)現(xiàn)乘法計(jì)算的時(shí)候，例如計(jì)算兩個(gè) N位寬的二進(jìn)制數(shù)的乘積，乘積的理工大學(xué)學(xué)士學(xué)位論文 17 結(jié)果一般都會(huì)用 2N位寬的二進(jìn)制數(shù)表示，這個(gè)時(shí)候都會(huì)將結(jié)果進(jìn)行適當(dāng)?shù)纳嵛惶幚恚駝t再進(jìn)行后面的運(yùn)算的話最終的結(jié)果的數(shù)據(jù)寬度將是難以想象的。這一方法的初始輸入數(shù)據(jù)限制為 |x(n)|l，計(jì)算方式按定點(diǎn)方式進(jìn)行。 蝶形運(yùn)算單元的設(shè)計(jì) 圖 給出了遞歸順序型 FFT 算法結(jié)構(gòu)框圖。 input clk。 output [3:0] address_a。 wire [15:0] d_im。 reg [4:0] addra,addrb。//cfft address wire blk_cf,rd_ram,wr_ram。 wire read_twiddle。amp。 assigndataout_cf1_t[24:0]={dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35:18]}number[3:0]。 assign address_a[3:0]=(dataout_valid)?addra[4:1]:439。 if(!rst_n) datain[31:0]=0。 datain_blk=0。 else state = st2。 else state=st5。 blkb=1。