【正文】 ............................................................ 26 FFT 數據存取規(guī)律分析 .................................................................................. 26 雙口 RAM 及其地址發(fā)生器的設計 .............................................................. 27 ROM 及其地址發(fā)生器的設計 ....................................................................... 30 浮點單元的 設計 ........................................................................................................ 33 時序控制單元的設計 ................................................................................................ 38 4 基于 verilog 語言的 FFT 的設計與仿真 ..................................... 40 ModelSim 介紹 ........................................................................................................... 40 ModelSim 仿真 ........................................................................................................... 40 建立工程 .......................................................................................................... 41 理工大學學士學位論文 IV 加載文件 .......................................................................................................... 41 開始仿真 .......................................................................................................... 42 結果分析 .................................................................................................................... 44 結 論 ................................................................... 46 致 謝 ................................................................... 47 參考文獻 ................................................................ 48 附錄 A 英文原文 ........................................................ 50 附錄 B 漢語翻譯 ........................................................ 55 理工大學學士學位論文 1 1 緒論 課題的背景及意義 隨著數字技術與計算機技術的發(fā)展，數字信號處理（ Digital Signal Processing， DSP）技術已深入到各個學科領域，其應用又是多種多樣，但數字信號處理基本上從兩個方面來解決信號的處理問題：一個是時域方法，即數字濾波；另一個是頻域方法，即頻譜分析。傳統的 FFT 使用軟件或 DSP 實現，高速處理時實時性較難滿足，因此專用集成電路(ASIC)和可編程邏輯器件 (以現場可編程門陣列 FPGA 為代表 )應運而生。 關鍵詞：快速傅立葉變換； Verilog；單元設計； modelsim 仿真 理工大學學士學位論文 II Abstract Fast Fourier Transform is a necessary precondition of digital spectral analysis as the basic puting between the time domain and frequency domain. The traditional FFT uses software or DSP to realize, which is difficult to meet realtime in high speed processing. Application specific integrated circuit (ASIC) and programmable logic device (represented by field programmable gate array, FPGA) arises at the historic moment. ASIC has the advantage in the speed, but the chip area will expand rapidly with the processing points increasing, which means the improvement of costs. While FPGA contains hardware multipliers, massive memory cells and programmable I/O, so it is very suitable for implementation of FFT processor. Therefore, FPGA is lowcost, easy to debug and can be repeatedly programmed. It has more market petitiveness. Use Verilog language pleted 32 points 2 plex FFT processing system design, Including butterfly puting unit design, storage unit design, block floatingpoint unit design, the address generation unit design, the function switch unit design and timing control unit design work . On the basis of the selected library as the FPGA device, use the modelsim simulation software, and analyze the results. Key Words:FFT。 目前， FFT 廣泛應用在頻譜分析、匹配濾波、數字通信、圖像處理、語音識別、雷達處理、遙感遙測、地質勘探和無線保密通訊等眾多領域。 FIR 濾波器被廣泛用于各類數字信號處理系統中實現卷積、相關、自適應濾波、正交插值等處理 。 通用型 DSP 芯片適合普通的 DSP 應用， 通用 DSP 芯片具有接口靈活、編程方便、穩(wěn)定性好、運算精度高等特點，同時也更適應于大規(guī)模集成電路 如 TI 公司的一系列DSP 芯片屬于通用型 DSP 芯片 。 ASIC 在一些特殊功能的表現上相當好，這種方案運算速度快，可靠性高，非常適合實時和對可靠性要求較高的信號處理系統， 在批量生產時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點 ，但是專用芯片不能重新組態(tài)，可編程能力有限， 在產品發(fā)展過程中，它的功 能無法任意修改或改進。 其中，現場可編程門列陣（ FPGA）是最近幾年發(fā)展起來的新型高密度可編程邏輯器件。國內外已積極地開展了基于 FPGA 的數字信號處理算法應用與研究，并且也取得了長足的進步。目前不少大學及研究所都使用 FPGA 芯片設計開發(fā)具有自主知識產權的 FFT 和 FIR 數字濾波器，但是由于起步較晚，基礎薄弱，所設計的 FFT 和 FIR 數字濾波器無論是速度，還是可擴展性上都與國外有一定差距。本論文共5 章，各章的具體內容如下： 第 1 章闡述了硬件實現的國內外現狀及選題的意義和論文內容。當 N較大時，運算量是十分龐大的。其周期性表現為： mNmNjiNmNjlNmN WeeW ??? ???? ππ 2)(2 () 其對稱性表現為 mNNmN W ?? ? mNmNN WW ?? ]*[ 或者 wNm???2 （ ） 不斷的把長序列的 DFT 分解成幾個短序列的 DFT，并且利用mN的周期性和對稱性來減少 DFT 的運算次數，這就是 FFT 算法的基本思想。式 ()和式 ()說明了原 N點的 DFT和這兩個 N/2點的 DFT之間的關系。 那 么 按 圖 計算 N 點 DFT 共需要 2(N ／2)2+N/2=N(N+1)/2≈N2/2（ N1） 次復數乘法和 N(N/21)+2N/2=N2/2次復數加法運算。圖中的輸入序列不是順序的，但是后面會看到，其排列是有規(guī)律的。 理工大學學士學位論文 12 圖 FFT算法與直接計算 DFT所需乘法次數的比較曲線 DITFFT的一些運算規(guī)律 DITFFT運算中是存在一些規(guī)律的，下面簡單的介紹一下這些規(guī)律。 (2)旋轉因子的變化規(guī)律 由 8點 DITFFT的運算流圖可以推得在 N點 DITFFT運算流圖中，每級都有 N/2個蝶形。由于 N=2M，所以順序數可用 M位二迸制數 (0121 ... nnnn MM ??)表示。 圖 DITFFT的順序輸入倒序輸出形式 理工大學學士學位論文 15 定點數的相關概念 定點數的定義 定點數指的是在二進制數中小數點的位置是固定的數。例如： x=+， y=+，那么 [x]補 =， [y]補 =，由補碼加法公式 [X]補 +[Y]補 =[X+Y]補 得： [x+y]補 =，兩個正數相加的結果成為負數，這顯然是錯誤的。這是因為兩個絕對值小于 l的數相加，其結果不會大于或等于 2，所以最高符號位永遠表示結果的正確符號。 當利用 FPGA實現乘法計算的時候，例如計算兩個 N位寬的二進制數的乘積，乘積的理工大學學士學位論文 17 結果一般都會用 2N位寬的二進制數表示，這個時候都會將結果進行適當的舍位處理，否則再進行后面的運算的話最終的結果的數據寬度將是難以想象的。這一方法的初始輸入數據限制為 |x(n)|l，計算方式按定點方式進行。 蝶形運算單元的設計 圖 給出了遞歸順序型 FFT 算法結構框圖。 input clk。 output [3:0] address_a。 wire [15:0] d_im。 reg [4:0] addra,addrb。//cfft address wire blk_cf,rd_ram,wr_ram。 wire read_twiddle。amp。 assigndataout_cf1_t[24:0]={dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35],dataout_cf1[35:18]}number[3:0]。 assign address_a[3:0]=(dataout_valid)?addra[4:1]:439。 if(!rst_n) datain[31:0]=0。 datain_blk=0。 else state = st2。 else state=st5。 blkb=1。