【正文】 電阻。與單片機的xTALl和XTAL2管腳相連接。另外還有專門的第二功能?！?1～28腳）：訪問片外存貯器時作為高八位地址線。 同樣可以驅動八LSTTL輸入。這也是本地序列同步模塊的另一項重要功能。在截取序列判斷時，若連續(xù)幾次發(fā)現(xiàn)本地序列和接收序列狀態(tài)相同，則認為接收序列與本地序列已經(jīng)達到同步，此時電路停止扣除時鐘信號，同時通知相應電路“可以進行碼元比較了”。 插入誤碼控制模塊 發(fā)送端另外一個重要的功能是實現(xiàn)誤碼插入。上面器件最小單元為LE，每個LE包含一個4輸入的LUT、一個可編程的具有同步使能的觸發(fā)器、進位鏈和級聯(lián)鏈。誤碼測試的是要檢測出同步頭的誤碼個數(shù)，將結果送往CPU進行算法處理，再把結果用數(shù)碼管輸出顯示。發(fā)送子系統(tǒng)完成測試信號的發(fā)送和信道編碼的基本功能，而接收子系統(tǒng)負責誤碼儀誤碼測試子系統(tǒng)與操作人員信息交換。需要完成如下幾個功能模塊： 單片機將檢測到的誤碼進行算法處理，得到整個信道的比較準確和可靠的實時誤碼率，并輸出顯示。二、 設計方案1系統(tǒng)需求分析經(jīng)過分析，整個設計由兩個獨立的子系統(tǒng)：發(fā)送子系統(tǒng)和接收子系統(tǒng)構成。接口電平轉換模塊 ． ●接口碼型譯碼模塊 采用這種收發(fā)系統(tǒng)分開的結構方式可以方便地進行單程誤碼測試和環(huán)路誤碼測試，使得測試系統(tǒng)的應用范圍更大更靈活。誤碼率在線測試電路也是整個系統(tǒng)的核心單元，這部分主要用FPGA來實現(xiàn)。2誤碼率發(fā)送子系統(tǒng)的設計 發(fā)送系統(tǒng)是誤碼儀的測試碼元發(fā)送端，主要完成以下幾個功能。也就是在發(fā)送序列中插入固定頻率的誤碼信號，然后在接收端檢測這些誤碼，最后可以將檢測的結果與發(fā)送端 己插入誤碼率進行比較，以判斷通信系統(tǒng)的誤碼性能。本地序列同步模塊 在位時鐘的控制下產(chǎn)生本地偽隨機序列，本地偽隨機序列與偽隨機碼序列產(chǎn) 生器的發(fā)送序列是完全一樣的碼型。當序列達到同步時，同步保護電路開始起作用。完成了序列比較后，序列比較模塊將實時地把傳輸?shù)目偞a元數(shù)和誤碼數(shù)傳送給單片機。④ /Vpp 、～（1～8腳）： 8位準雙向I/O口。2復位電路的設計 圖4 復位電路圖4中S2C1R17構成復位電路是較為簡單的上電復位模式，該電路具有上電自動復位和手動復位功能。振蕩頻率FOSC主要由石英晶體的頻率確定，不同型號的產(chǎn)品．可選的頻率范圍有所不同。其他的I／O口雖然內部具有上拉電阻，但是驅動能力比較微弱，因此也加接上上拉電阻用來加強I／OD的驅動能力。所以從宏觀上看起來是所有器件在工作。在隨后的128個時鐘作用下，將128位移位寄存器中的數(shù)據(jù)經(jīng)開關電路2串行移入64K主計數(shù)器和48位輔助計數(shù)器，遇“1”記一次數(shù)，遇“0”不記數(shù)，當記到128個時鐘后，再將下一個128位偽隨即碼進行“異或”處理后讀入128位移位寄存器中，然后再一次進行誤碼記數(shù)。 一個n級反饋移存器町能產(chǎn)生的最長周期等于(2n_1)。 圖8 誤碼插入模塊連接圖CLK是與碼元同步的輸入時鐘信號，CLlS是外部單片機提供的周期為1s的基準時鐘信號，而ERR—SET[3．．0]則是插入誤碼率的選擇信號。CLK是位同步時鐘輸入端。偽隨機碼同步模塊的內部電路圖如圖10所示。第一位顯示個位和小數(shù)點，第二位為小數(shù)點后第一位，第三位為“一”號，第四位為一數(shù)字。（1） 硬件調試：根據(jù)設計的原理電路做好實驗樣機，便進入硬件調試階段。 這次課程設計終于順利完成了，在設計中遇到了很多專業(yè)知識問題，最后在老師的辛勤指導下，終于游逆而解。END ERR_INT。 TP2=39。 IF M=N THEN TP2=39。序列同步檢測模塊LIBRARYIEEE；USE IEEE．STD—LOGIC_I 1 64．ALL；USE IEEE．STD_LOGIC_UNSIGNED．ALL；USE IEEE．STD上OGIC_ARITH．ALL；ENTITY SMSYN ISPORT(CLK，CODEA，CODEB，TEST：IN STD_LOGIC；SYN，CP_CONT：OUT STDLOGIC)；END SMSYN；ARCHITECTUREAOF SMSYN ISSIGNAL ACODE，BCODE：STD LOGIC_VECTOR(0 TO 7)。FOR I IN 0 TO 6 LOOPACODE(I)=ACODE(I+I)；END LOOP；END IF；IF CLK’EVENT AND CLK=’1’THENIF ACODE=BCODE THENTPl=‘0’；T=TEST；ELSE TP 1=TEST；T=’0’；END IF；END IF；END PROCESS；CLK TMP=CLK OR TPl；PROCESS(CLK_TMP)BEGINIF CLK TMP’EVENT AND CLK TMP=’0‘THENBCODE(7)=CODEB；FOR I IN 0 T0 6 LOOPBCODE(I)=BCODE(I+I)；END LOOP；END IF；END PROCESS；CP CONT=CLK TMP：SYN=T：ENDA：十進制計數(shù)模塊LIBRARYIEEE；USE IEEE．STD_LOGIC_11 64．ALL；USE IEEE．STD LOGIC UNSIGNED．ALL；USE IEEE．STD LOGIC_ARITH．ALL；ENTITYCONT一10 ISPORT(CP,EN，REST：IN STD_LOGIC；CONT：BUFFER STD_LOGIC_yECTOR(3 DOWNTO O)；CO：OUT STD——LOGIC)；END CONT_1 0；ARCHITECTURE A OF CONT1 0 ISBEGINPROCESS(CP,REST)BEGINIF REST=’1’THENCONT=”0000”；ELSIF CP’EVENT AND CP=’1’THENIF EN=’1’THENIF CONT=9 THENCONT=”0000”；CO=’1’；ELSECONT=CONT+1；CO=39。ELSE M=M+1。 TP1=39。SIGNAL TP1,TP2:STD_LOGIC。USE 。調試的內容主要包括脫機檢查和仿真調試。圖4 8是2“一l比特偽隨機碼發(fā)生器結構圖．其生成多項式采用CCITT建議的x“嘣“+l的結構，采用15級移位寄存器構成，同時為了打破由于寄存器全“0”引起的非輸出狀態(tài)．第一級寄存器的初始狀態(tài)由全部寄存器的狀態(tài)共同控制；當全部寄存器狀態(tài)都為…0時，第一級寄存