【正文】 IF reset=39。 基于 VHDL語言的移位寄存器的設計 第 21頁 共 29頁 參考文獻 [1]甘登岱 .EDA 培訓教程 .北京 :機械工業(yè)出版社 ,2020 [2] 教程 .北京 :機械工業(yè)出版社 ,2020 [3]趙世霞，楊豐，劉揭生 .VHDL 與微機接口設計 .北京：清華大學出版社 ,2020 [4]潘松 ． VHDL 使用教程． 成都：電子科技出版社， 2020 [5]黃繼業(yè) . EDA技術實用教程 .科學出版社， 2020 [6]曾繁泰，侯亞寧，崔元明 .可編程器件應用導論， 2020 基于 VHDL語言的移位寄存器的設計 第 22頁 共 29頁 附錄 各大模塊代碼 三角波函數發(fā)生器代碼： LIBRARY IEEE。 熟悉了寫電子設計試驗 報告的方法，為寫畢業(yè)設計論文奠定了一定的基礎。 設計語言主要是采用 VHDL 語言的自頂向下的設計方法。 基于 VHDL語言的移位寄存器的設計 第 16頁 共 29頁 4 系統(tǒng)仿真 三角波 函數模塊仿真 三角波函數的仿真圖，如圖 。 WHEN 010 =q=d2。 基于 VHDL語言的移位寄存器的設計 第 15頁 共 29頁 圖 函數選擇模塊原理框圖 其實現代碼如下： LIBRARY IEEE。 when 62=d=254。 when 54=d=207。 when 46=d=112。 when 38=d=26。 when 30=d=1。 when 22=d=53。 when 14=d=150。 when 06=d=233。 end if。039。 基于 VHDL語言的移位寄存器的設計 第 14頁 共 29頁 use 。 END IF。 END PROCESS。 ELSIF clk39。 q:OUT INTEGER RANGE 0 TO 255)。 end if。 then tmp:=00000000。 use 。 ELSE tmp:=tmp+1。 ARCHITECTURE behave OF dz IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 （ 4）遞增諧波模塊設計 電路符號：遞增諧波發(fā)生器工作原理框圖。139。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END PROCESS。 ELSE IF tmp=00000001THEN tmp:=00000000。139。 END jcb。 基于 VHDL語言的移位寄存器的設計 第 9頁 共 29頁 圖 完整電路原理圖 （ 2） 三角波函數模塊的設計 電路符號：三角波函數工作原理框圖。 4．撰寫設計報告。 Max Plus II 還提供設計校驗的仿真器，其中包括功能仿真和時序仿真。傳統(tǒng)的數字電路實驗只能完成單一層次的設計，使設計者無法了解和實現多層次的硬件數字系統(tǒng)設計。 圖 VHDL 設計流程 基于 VHDL語言的移位寄存器的設計 第 6頁 共 29頁 MAXPLUS II 簡介 Max Plus II 是美國 Altera 公司開發(fā)的軟件，它具有操作系統(tǒng)的程序界面 ， 采用全菜單操作和鼠標操作方式 ， 是一個完全集成化，易學易用的可編程邏輯設計環(huán)境。 2. 采用 VHDL 進行設計描述 這部分包括設計規(guī)劃和程序的編寫。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。因此它的應用主要是應用在數字電路的設計中。了解 EDA 技術， 并掌握 VHDL 硬件描述語言的設計方法和思想， 通過學習的 VHDL 語言結合 計算機組成原理中的相 關 知識理論聯(lián)系實際，掌握所學的課程知識 。相比傳統(tǒng)的電路系統(tǒng)的設計方法， VHDL 有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設計的特 點，因此設計者可以不必了解硬件結構。 課程設計成績評定 學 院 計通學院 專 業(yè) 網絡工程 班 級 學 號 學生姓名 指導教師 完成日 期 指導教師對學生在課程設計中的評價 評分項目 優(yōu) 良 中 及格 不及格 課程設計中的創(chuàng)造性成果 學生掌握課程內容的程度 課程設計完成情況 課程設計動手 能力 文字表達 學習態(tài)度 規(guī)范要求 課程設計論文的質量 指導教師對課程設計的評定意見 綜合成績 指導教師簽字 年 月 日 基于 VHDL 的智能函數發(fā)生器的 設計 學生： 指導老師： 摘 要 系統(tǒng)使用 EDA 技術設計了智能函數發(fā)生器，采用硬件描述語言 VHDL 進行設計，然后進行編程，時序仿真等。 《計算機組成原理》課程設計報告 學 院 計通學院 專 業(yè) 網絡工程 班 級 學 號 學生姓名 指導教師 課程成績 完成日期 2020 年 1 月 6 日 課程設計任務書 計算機與通信工程 學院 網絡工程 專業(yè) 課程名稱 計算機組成原理課程設計 時 間 第 1 學期 18~19 周 學生姓名 指導老師 題 目 基于 VHDL 的智能函數發(fā)生器的設計 主要內容： 本設計根據計算機組成原理中移位寄存器的相關知識，利用 VHDL 語言設計出智能函數發(fā)生器，主要是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種函數發(fā)生器，然后通過函數選擇器進行選擇，決定要輸出的函數。在 Max+plusⅡ軟件開發(fā)平臺，輸入原理圖或硬件描述語言 VHDL完成的設計文件，系統(tǒng)將自動地完成邏輯編譯、綜合、仿真、目標芯片的適配編譯、下載等的工作。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結構設計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網表，下載到具體的 FPGA 器件中去，從而實現可編程的專用集成電路（ ASIC）的設計 。通過對智能函數發(fā)生器的設計，鞏固和綜合運用所學知識，提高對計算機組成原理的理解。 誕生于 1982 年。 （ 2） VHDL 豐富的仿真語句和庫函數，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。設計規(guī)劃主要包括設計方式的選擇及是否進行模塊劃分。它提供了功能強大，直觀便捷和操作靈活的原理圖輸入設計功能 ， 同時還配備了適用于各種需要的元件庫 ， 其中包含基本邏輯元件庫 （ 如與非門、反向器、觸發(fā)器等 ） ，宏功能元件 （ 包含了幾乎所有 74 系列的器件 ） 以及功能強大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時序仿真器 ， 能夠對系統(tǒng)中任一元件的功能進行精確的時序仿真 ， 精度達 ， 非常準確。 2．對系統(tǒng)中的任一層次或任一元件的功能進行精確的時序仿真，精度達 ，因此能發(fā)現對系統(tǒng)可能產生不良影響的競爭冒險現象。仿真器的靈活性很強電路設計完成后，需要驗證電路設計的邏輯 功能是否正確。 圖 Max Plus II 設計流程圖 基于 VHDL語言的移位寄存器的設計 第 8頁 共 29頁 3 智能函數發(fā)生器設計過程 設計規(guī)劃 本設計是基于 VHDL 語言設計的智能函數發(fā)生器，函數發(fā)生器是一種很常用的器件，在很多情況下，最常用的波形是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種。如圖 所示。 ARCHITECTURE behave OF jcb IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。THEN 基于 VHDL語言的移位寄存器的設計 第 10頁 共 29頁 IF a=39。 a:=39。 END behave。 END dj。THEN 基于 VHDL語言的移位寄存器的設計 第 11頁 共 29頁 IF tmp=00000000THEN Tmp:=11111111。如圖 所示。 BEGIN IF reset=39。 END IF。 use 。 else if clk39。 q=tmp。 END fb。EVENT AND clk=39。 Process (clk,a) BEGIN IF clk39。 END IF。 entity zx is port(clk:in std_logic。then b=0。 end process。 when 07=d=225。 when 15=d=137。 when 23=d=43。 when 31=d=0。 when 39=d=34。 when 47=d=124。 when 55=d=217。 when 63=d=255。 USE IEEE. 。 WHEN 011 =q=d3。 圖 三角波函數仿真圖 遞減諧波函數模塊仿真 遞減諧波函數模塊的仿真圖，如圖 所示。 EDA 中，自頂向下的設計方法，就是在整個設計流程中各設計環(huán)節(jié)逐步求精的過程 ,應用 VHDL 運行自頂向下的設計，就是使用 VHDL 模型在所有綜合級別上對硬件進行說明、建模和仿真測試。 基于 VHDL語言的移位寄存器的設計 第 20頁 共 29頁 致 謝 本設計 在 老師的悉心指導和嚴格要求下已完成，從課題選擇、方案論證到具體設計