【正文】 IF reset=39。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 21頁 共 29頁 參考文獻(xiàn) [1]甘登岱 .EDA 培訓(xùn)教程 .北京 :機(jī)械工業(yè)出版社 ,2020 [2] 教程 .北京 :機(jī)械工業(yè)出版社 ,2020 [3]趙世霞，楊豐，劉揭生 .VHDL 與微機(jī)接口設(shè)計(jì) .北京：清華大學(xué)出版社 ,2020 [4]潘松 ． VHDL 使用教程． 成都：電子科技出版社， 2020 [5]黃繼業(yè) . EDA技術(shù)實(shí)用教程 .科學(xué)出版社， 2020 [6]曾繁泰，侯亞寧，崔元明 .可編程器件應(yīng)用導(dǎo)論， 2020 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 22頁 共 29頁 附錄 各大模塊代碼 三角波函數(shù)發(fā)生器代碼： LIBRARY IEEE。 熟悉了寫電子設(shè)計(jì)試驗(yàn) 報(bào)告的方法，為寫畢業(yè)設(shè)計(jì)論文奠定了一定的基礎(chǔ)。 設(shè)計(jì)語言主要是采用 VHDL 語言的自頂向下的設(shè)計(jì)方法。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 16頁 共 29頁 4 系統(tǒng)仿真 三角波 函數(shù)模塊仿真 三角波函數(shù)的仿真圖，如圖 。 WHEN 010 =q=d2。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 15頁 共 29頁 圖 函數(shù)選擇模塊原理框圖 其實(shí)現(xiàn)代碼如下： LIBRARY IEEE。 when 62=d=254。 when 54=d=207。 when 46=d=112。 when 38=d=26。 when 30=d=1。 when 22=d=53。 when 14=d=150。 when 06=d=233。 end if。039。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 14頁 共 29頁 use 。 END IF。 END PROCESS。 ELSIF clk39。 q:OUT INTEGER RANGE 0 TO 255)。 end if。 then tmp:=00000000。 use 。 ELSE tmp:=tmp+1。 ARCHITECTURE behave OF dz IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 （ 4）遞增諧波模塊設(shè)計(jì) 電路符號(hào)：遞增諧波發(fā)生器工作原理框圖。139。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END PROCESS。 ELSE IF tmp=00000001THEN tmp:=00000000。139。 END jcb。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 9頁 共 29頁 圖 完整電路原理圖 （ 2） 三角波函數(shù)模塊的設(shè)計(jì) 電路符號(hào)：三角波函數(shù)工作原理框圖。 4．撰寫設(shè)計(jì)報(bào)告。 Max Plus II 還提供設(shè)計(jì)校驗(yàn)的仿真器，其中包括功能仿真和時(shí)序仿真。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)，使設(shè)計(jì)者無法了解和實(shí)現(xiàn)多層次的硬件數(shù)字系統(tǒng)設(shè)計(jì)。 圖 VHDL 設(shè)計(jì)流程 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 6頁 共 29頁 MAXPLUS II 簡(jiǎn)介 Max Plus II 是美國 Altera 公司開發(fā)的軟件，它具有操作系統(tǒng)的程序界面 ， 采用全菜單操作和鼠標(biāo)操作方式 ， 是一個(gè)完全集成化，易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境。 2. 采用 VHDL 進(jìn)行設(shè)計(jì)描述 這部分包括設(shè)計(jì)規(guī)劃和程序的編寫。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。了解 EDA 技術(shù)， 并掌握 VHDL 硬件描述語言的設(shè)計(jì)方法和思想， 通過學(xué)習(xí)的 VHDL 語言結(jié)合 計(jì)算機(jī)組成原理中的相 關(guān) 知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí) 。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特 點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。 課程設(shè)計(jì)成績(jī)?cè)u(píng)定 學(xué) 院 計(jì)通學(xué)院 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 完成日 期 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià) 評(píng)分項(xiàng)目 優(yōu) 良 中 及格 不及格 課程設(shè)計(jì)中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計(jì)完成情況 課程設(shè)計(jì)動(dòng)手 能力 文字表達(dá) 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計(jì)論文的質(zhì)量 指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見 綜合成績(jī) 指導(dǎo)教師簽字 年 月 日 基于 VHDL 的智能函數(shù)發(fā)生器的 設(shè)計(jì) 學(xué)生： 指導(dǎo)老師： 摘 要 系統(tǒng)使用 EDA 技術(shù)設(shè)計(jì)了智能函數(shù)發(fā)生器，采用硬件描述語言 VHDL 進(jìn)行設(shè)計(jì)，然后進(jìn)行編程，時(shí)序仿真等。 《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告 學(xué) 院 計(jì)通學(xué)院 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 課程成績(jī) 完成日期 2020 年 1 月 6 日 課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 網(wǎng)絡(luò)工程 專業(yè) 課程名稱 計(jì)算機(jī)組成原理課程設(shè)計(jì) 時(shí) 間 第 1 學(xué)期 18~19 周 學(xué)生姓名 指導(dǎo)老師 題 目 基于 VHDL 的智能函數(shù)發(fā)生器的設(shè)計(jì) 主要內(nèi)容： 本設(shè)計(jì)根據(jù)計(jì)算機(jī)組成原理中移位寄存器的相關(guān)知識(shí)，利用 VHDL 語言設(shè)計(jì)出智能函數(shù)發(fā)生器，主要是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種函數(shù)發(fā)生器，然后通過函數(shù)選擇器進(jìn)行選擇，決定要輸出的函數(shù)。在 Max+plusⅡ軟件開發(fā)平臺(tái)，輸入原理圖或硬件描述語言 VHDL完成的設(shè)計(jì)文件，系統(tǒng)將自動(dòng)地完成邏輯編譯、綜合、仿真、目標(biāo)芯片的適配編譯、下載等的工作。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì) 。通過對(duì)智能函數(shù)發(fā)生器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)知識(shí)，提高對(duì)計(jì)算機(jī)組成原理的理解。 誕生于 1982 年。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。設(shè)計(jì)規(guī)劃主要包括設(shè)計(jì)方式的選擇及是否進(jìn)行模塊劃分。它提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能 ， 同時(shí)還配備了適用于各種需要的元件庫 ， 其中包含基本邏輯元件庫 （ 如與非門、反向器、觸發(fā)器等 ） ，宏功能元件 （ 包含了幾乎所有 74 系列的器件 ） 以及功能強(qiáng)大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時(shí)序仿真器 ， 能夠?qū)ο到y(tǒng)中任一元件的功能進(jìn)行精確的時(shí)序仿真 ， 精度達(dá) ， 非常準(zhǔn)確。 2．對(duì)系統(tǒng)中的任一層次或任一元件的功能進(jìn)行精確的時(shí)序仿真，精度達(dá) ，因此能發(fā)現(xiàn)對(duì)系統(tǒng)可能產(chǎn)生不良影響的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。仿真器的靈活性很強(qiáng)電路設(shè)計(jì)完成后，需要驗(yàn)證電路設(shè)計(jì)的邏輯 功能是否正確。 圖 Max Plus II 設(shè)計(jì)流程圖 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 8頁 共 29頁 3 智能函數(shù)發(fā)生器設(shè)計(jì)過程 設(shè)計(jì)規(guī)劃 本設(shè)計(jì)是基于 VHDL 語言設(shè)計(jì)的智能函數(shù)發(fā)生器，函數(shù)發(fā)生器是一種很常用的器件，在很多情況下，最常用的波形是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種。如圖 所示。 ARCHITECTURE behave OF jcb IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。THEN 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 10頁 共 29頁 IF a=39。 a:=39。 END behave。 END dj。THEN 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 11頁 共 29頁 IF tmp=00000000THEN Tmp:=11111111。如圖 所示。 BEGIN IF reset=39。 END IF。 use 。 else if clk39。 q=tmp。 END fb。EVENT AND clk=39。 Process (clk,a) BEGIN IF clk39。 END IF。 entity zx is port(clk:in std_logic。then b=0。 end process。 when 07=d=225。 when 15=d=137。 when 23=d=43。 when 31=d=0。 when 39=d=34。 when 47=d=124。 when 55=d=217。 when 63=d=255。 USE IEEE. 。 WHEN 011 =q=d3。 圖 三角波函數(shù)仿真圖 遞減諧波函數(shù)模塊仿真 遞減諧波函數(shù)模塊的仿真圖，如圖 所示。 EDA 中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程 ,應(yīng)用 VHDL 運(yùn)行自頂向下的設(shè)計(jì)，就是使用 VHDL 模型在所有綜合級(jí)別上對(duì)硬件進(jìn)行說明、建模和仿真測(cè)試。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 20頁 共 29頁 致 謝 本設(shè)計(jì) 在 老師的悉心指導(dǎo)和嚴(yán)格要求下已完成，從課題選擇、方案論證到具體設(shè)計(jì)