現(xiàn)代cmos工藝基本流程培訓(xùn)課程(完整版)
【正文】 Via Plug 鎢和 TiN拋光 ? 鎢和 TiN拋光 –同第一層互連 70 Trench Oxide Polysilicon Cross Section N Well P Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Via1 平面視圖 ? 完成通孔 71 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Metal2 Metal2淀積 ? Metal2淀積 – 類似于 Metal1 – 厚度和寬度增加，連接更長的距離，承載更大的電流 72 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 W Via Plug Metal2 光刻膠成形 ? 光刻膠成形 –相鄰的金屬層連線方向垂直，減小層間的感應(yīng)耦合 73 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 W Via Plug Metal2 Metal2刻蝕 ? Metal2刻蝕 –類似于 Metal1 74 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Metal2 除去光刻膠 75 Trench Oxide Polysilicon Cross Section N Well P Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Via1 Metal2 平面視圖 ? 完成第二層互連，后面的剖面圖將包括右上角的壓焊點 76 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Passivation Metal2 鈍化層淀積 ? 鈍化層淀積 – 多種可選的鈍化層， Si3N SiO2和聚酰亞胺等 – 保護電路免受刮擦、污染和受潮等 77 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N+ Drain N+ Source P+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Passivation Bond Pad Poly Gate Gate Oxide Silicide Spacer Metal2 鈍化層成形 ? 鈍化層成形 –壓焊點打開，提供外界對芯片的電接觸 78 Cross Section Trench Oxide N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Polysilicon Via1 +5V Supply VOUT N Well P Well Metal2 Ground Bond Pad VIN 平面視圖 ? 完成，顯示了電氣連接和部分壓焊點 79 完成 80 略有不同的另一個工藝流程 Vth校正注入 場氧化層 TiN 演講完畢，謝謝觀看！ 。1 第十四章： CMOS基本工藝流程 現(xiàn)代 CMOS工藝基本流程 2 Silicon Substrate P+ ~2um ~725um Silicon Epi Layer P? 選擇襯底 ? 晶圓的選擇 –摻雜類型（ N或 P） –電阻率（摻雜濃度） –晶向 ? 高摻雜 (P+)的 Si晶圓 ? 低摻雜 (P?)的 Si外延層 3 Silicon Substrate P+ Silicon Epi Layer P? Pad Oxide 熱氧化 ? 熱氧化 –形成一個 SiO2薄層，厚度約 20nm –高溫， H2O或 O2氣氛 –緩解后續(xù)步驟形成的 Si3N4對 Si襯底造成的應(yīng)力 4 Silicon Substrate P+ Silicon Epi Layer P Silicon Nitride Si3N4淀積 ? Si3N4淀積 –厚度約 250nm –化學(xué)氣相淀積 (CVD) –作為后續(xù) CMP的停止層 5 Silicon Substrate P+ Silicon Epi Layer P Silicon Nitride Photoresist 光刻膠成形 ? 光刻膠成形 –厚度
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