電子設(shè)計(jì)自動(dòng)化(完整版)
【正文】 ( 可編程 )≥ 1 ≥ 1 ≥ 1或陣列 ( 可編程 ) 用 PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡(jiǎn)與或表達(dá)式，故 首先需要將邏輯函數(shù)化為最簡(jiǎn)與或表達(dá)式，然后根據(jù)最簡(jiǎn)與或表達(dá)式畫(huà)出 PLA的陣列圖。綜合分高層綜合、邏輯綜合和版圖綜合。 進(jìn)入 21世紀(jì) ， 又出現(xiàn)了可編程片上系統(tǒng) 。 EDA技術(shù)發(fā)展概況 集成電路技術(shù)方面： 1958年出現(xiàn)了第一塊數(shù)字集成電路。 從 20世紀(jì) 70年代起 ， 在集成電路版圖設(shè)計(jì)方面 ， 出現(xiàn)了基于門(mén)陣列和標(biāo)準(zhǔn)單元的計(jì)算機(jī)輔助設(shè)計(jì)工具；在系統(tǒng)設(shè)計(jì)方面 ， 出現(xiàn)了計(jì)算機(jī)輔助電路分析工具和邏輯綜合與優(yōu)化工具 ， 以及簡(jiǎn)單可編程邏輯器件 。此外，設(shè)計(jì)工程師還要為被仿真的電路設(shè)計(jì)適當(dāng)?shù)妮斎胄盘?hào)，在計(jì)算機(jī)模擬結(jié)果出來(lái)后要對(duì)其進(jìn)行分析，從而判定電路正確與否。 簡(jiǎn)單可編程邏輯器件 PLD的結(jié)構(gòu)、分類(lèi)和內(nèi)部電路表示方法 輸入電路與門(mén)陣列或門(mén)陣列… …輸入輸出輸入項(xiàng) 與項(xiàng) 或項(xiàng) 輸出電路1 ≥ 1A B C D A B C DY = A 1110010001≥ 1=1D011UCCAC0AC1( m )AC1( n )I/ O( n )接與陣列反饋C OEOECP T M U XT S M U XO M U XF M U X≥ 1X O R( n )接鄰級(jí)輸出 ( m )AC1( n )AC011100100GAL16V8中 OLMC的結(jié)構(gòu) O L M C 輸出狀態(tài)與結(jié)構(gòu)控制字 SY N 、 AC0、 AC1( n ) 的關(guān)系 SY N AC0 AC1( n ) 功 能 說(shuō) 明 0 1 0 寄存器輸出 純時(shí)序輸出 0 1 1 組合與寄存器混合輸出本單元組合輸出，其他單元至少一個(gè)寄存器輸出 1 0 0 純組合輸出 無(wú)內(nèi)部反饋和使能控制 1 0 1 純輸入方式 輸入為 I/ O ( m ) ，三態(tài)門(mén)禁止 1 1 1 組合輸出 組合 I/ O 輸出，第一乘積項(xiàng)控制輸出使能 高密度可編程邏輯器件 CPLD基本上沿用了 GAL的陣列結(jié)構(gòu) ， 在一個(gè)器件內(nèi)集成了多個(gè)類(lèi)似 GAL的大模塊 ， 大模塊之間通過(guò)一個(gè)可編程集中布線區(qū)連接起來(lái) 。 Xilinx公司的 XC系列 FPGA器件由可編程輸入 /輸出模塊 （ 簡(jiǎn)稱(chēng)IOB） 、 可編程邏輯模塊 （ 簡(jiǎn)稱(chēng) CLB） 和可編程連線資源 （ 簡(jiǎn)稱(chēng) PI） 3種可編程邏輯單元組成 。未編程時(shí)多晶硅與擴(kuò)散層呈高阻狀態(tài)；在多晶硅和擴(kuò)散層兩端加上編程電壓時(shí)介質(zhì)擊穿，多晶硅與擴(kuò)散層導(dǎo)通。在仿真文件中加載不同的激勵(lì)，可以觀察中間結(jié)果以及輸出波形。 此時(shí)便會(huì)出現(xiàn)一個(gè)原理圖編輯窗口。 （ 3） 放置輸入 、 輸出引腳 。 （ 4）連線。內(nèi)部連線的命名方法是：選中連線，然后鍵入信號(hào)名。在管理器窗口的 File 菜單中選擇 New…打開(kāi) New列表框。在 File菜單中選擇 Save，保存輸入的 HDL源碼。 3．運(yùn)行設(shè)計(jì)實(shí)現(xiàn) 做好必要的設(shè)置后，在編譯器窗口中按 Start就可以連續(xù)執(zhí)行后續(xù)的設(shè)計(jì)步驟，產(chǎn)生的數(shù)據(jù)文件的擴(kuò)展名會(huì)出現(xiàn)在各個(gè)執(zhí)行框的下方。 （ 3）確定需觀察的信號(hào)。如是第一次保存，需輸入文件名。 （ 2）硬件連接。 演講完畢，謝謝觀看！ 。請(qǐng)注意：這一步工作最好在關(guān)斷 PC機(jī)和電路板電源的情況下進(jìn)行，可以在開(kāi)機(jī)前預(yù)先接好。按Start開(kāi)始仿真。在 Type框中選擇信號(hào)類(lèi)別，最常用的是 Input和Output（ 輸入、輸出）。在管理器窗口的 File菜單中選擇 New…打開(kāi) New列表框。與由原理圖生成符號(hào)文件的方法一樣。點(diǎn)擊 OK。 （ 6）保存文件。一直按住鼠標(biāo)左鍵拖至另一端口。 在原理圖編輯窗口空白處雙擊鼠標(biāo)左鍵或在 Symbol菜單中選擇 Enter Symbol便打開(kāi)了 Enter Symbol對(duì)話框 。在原理圖編輯窗口空白處雙擊鼠標(biāo)左鍵或在 Symbol菜單中選擇 Enter Symbol， 打開(kāi) Enter Symbol對(duì)話框。 下載編程 ：將設(shè)計(jì)階段生成的編程文件（熔絲圖文件或位流文件）裝入到可編程器件中。 PLD開(kāi)發(fā)工具 MAX+plusⅡ PLD的設(shè)計(jì)過(guò)程 設(shè)計(jì)輸入 ：將所設(shè)計(jì)的電路以開(kāi)發(fā)軟件要求的某種形式表達(dá)出來(lái)，并輸入到相應(yīng)的軟件中。ISP技術(shù)采取了在信號(hào)引腳上增加三態(tài)門(mén)和增加編程接口與控制電路兩項(xiàng)措施來(lái)實(shí)現(xiàn)在系統(tǒng)編程。 而在 CPLD中 ， 所有的信號(hào)引腳都可編程， 既可做輸入 ， 又可做輸出 ， 故稱(chēng)為 I/O腳 。 D Y = A + B + CAAA (a ) 緩沖器畫(huà)法 (b ) 與門(mén)畫(huà)法 (c ) 或門(mén)畫(huà)法PLD的基本結(jié)構(gòu) PL
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