【正文】 d_logic_vector(3 downto 0)。邏輯框圖如圖44所示。139。 END IF。139。BEGIN mode1=111100 。USE 。（4）譯碼/動(dòng)態(tài)掃描電路模塊將路程與費(fèi)用的數(shù)值譯碼后用動(dòng)態(tài)掃描的方式驅(qū)動(dòng)8只數(shù)碼管，即所連接的數(shù)碼管共用一個(gè)數(shù)據(jù)端，由片選信號(hào)依次選擇輸出，輪流顯示。當(dāng)計(jì)費(fèi)達(dá)到或超過一定收費(fèi)（如20元）時(shí)，每千米加收50%的車費(fèi)，當(dāng)夜間行駛時(shí)，每千米加收50%的車費(fèi)，車停止計(jì)費(fèi)結(jié)束。有兩種不同級(jí)別的仿真測(cè)試：（1）時(shí)序仿真，就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高。如，在原理圖輸入方式中，連接用VHDL描述的各個(gè)電路模塊，直觀地表示系統(tǒng)的總體框架，再用自動(dòng)HDL生成工具生成相應(yīng)的VHDL或Verilog程序。目前，這種高層次的設(shè)計(jì)方法已被廣泛采用。用戶可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)編程。這些優(yōu)點(diǎn)使得FPGA技術(shù)在20世紀(jì)90年代后得到了高速的發(fā)展，同時(shí)也大大的推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步?，F(xiàn)在各大中城市出租車行業(yè)都已普及自動(dòng)計(jì)費(fèi)器，所以計(jì)費(fèi)器技術(shù)的發(fā)展已成定局。不難理解，EDA技術(shù)發(fā)展到現(xiàn)在已不是某一學(xué)科的分支，或某種新的技能技術(shù)，它應(yīng)該是一門綜合學(xué)科。EDA技術(shù)包括電子電路設(shè)計(jì)的各個(gè)領(lǐng)域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路到集成電路的全部設(shè)計(jì)過程，涉及電子工程師進(jìn)行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計(jì)算機(jī)提供的各種輔助工作。80年代為計(jì)算機(jī)輔助工程(CAE)階段。其中專用集成電路設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)的迅速發(fā)展。本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與計(jì)費(fèi)器技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA芯片設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng)的必要性。EDA技術(shù)以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，采用EDA通用支撐軟件和應(yīng)用軟件包，在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能設(shè)計(jì)、時(shí)序測(cè)試直至PCB的自動(dòng)設(shè)計(jì)等。與原理圖輸入設(shè)計(jì)方法相比較，硬件描述語(yǔ)言更適合規(guī)模日益增大的電子系統(tǒng)。傳統(tǒng)國(guó)內(nèi)外出租車計(jì)費(fèi)器多數(shù)由單片機(jī)實(shí)現(xiàn)，升級(jí)繁瑣，成本高，硬件電路復(fù)雜，容易在運(yùn)營(yíng)過程中產(chǎn)生干擾，影響系統(tǒng)的使用；并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱，影響芯片的使用壽命。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。FPGA存在的主要缺點(diǎn)有：（1）信號(hào)傳輸延遲時(shí)間不是確定的且速度慢（2）由于FPGA中的編程數(shù)據(jù)存儲(chǔ)器是一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器，斷電時(shí)數(shù)據(jù)將隨之丟失，因此，每次開始工作時(shí)都要重新裝載編程數(shù)據(jù)，并需要配備保存編程數(shù)據(jù)的EPROM。就是將使用了某種硬件描述語(yǔ)言的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。 適配 適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。 通常，將對(duì)CPLD的下載稱為編程，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置，但對(duì)于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。計(jì)數(shù)器A和計(jì)數(shù)器B分別對(duì)車輪傳感器送來(lái)的車輪脈沖clk進(jìn)行計(jì)數(shù)分頻，汽車每行駛10m，計(jì)數(shù)器A輸出一個(gè)“10m脈沖信號(hào)oclk2”，汽車每行駛100m，計(jì)數(shù)器B輸出一個(gè)“100m脈沖信號(hào)oclk1”。圖41 分頻電路模塊該電路的VHDL程序如下：LIBRARY ieee。 mode1,mode2為分頻系數(shù) SIGNAL mode2: std_logic_vector(5 downto 0)。039。 ELSE temp2=temp2+39。 WHEN (temp1=mode1)ELSE39。仿真結(jié)果及分析：當(dāng)start=1時(shí)，開始計(jì)數(shù)到有6個(gè)車輪脈沖時(shí)，送出一個(gè)10m oclk2脈沖（如圖42），計(jì)數(shù)到60個(gè)車輪脈沖時(shí)，送出一個(gè)100m oclk脈沖（如圖43），而在start=0時(shí)，計(jì)數(shù)暫停直到start=1才繼續(xù)計(jì)數(shù)。ENTITY cdu99 ISPORT (clk,reset :IN std_logic。139。 IF mm(7 downto 4)=1010 THEN mm:=mm+01100000。 count4=mm(15 downto 12)。當(dāng)reset=1時(shí)，所有數(shù)值清0，完成復(fù)位功能，如圖48所示。USE 。 計(jì)費(fèi)十位END count99。)or (mcount(13)=39。)or(mcount(13)=39。139。 THEN IF en=39。139。END IF。程序說明：此程序在不同的計(jì)費(fèi)模式下轉(zhuǎn)換時(shí)需要注意轉(zhuǎn)換條件的設(shè)置，不能有遺漏也不能有重復(fù)的情況。一次計(jì)費(fèi)結(jié)束，要進(jìn)入下一次計(jì)費(fèi)時(shí)，只要按下復(fù)位開關(guān)，使reset=1就可預(yù)置起步費(fèi)，重新開始下一次計(jì)費(fèi)，如圖415所示。 p8 :IN std_logic_vector(3 downto 0)。 choice :OUT std_logic_vector(7 downto 0)。139。 data(7 downto 1)=datain(7 downto 1)。choicein=00000001 WHEN count=000 ELSE 顯示位置的切換 00000010 WHEN count=001 ELSE 00000100 WHEN count=010 ELSE 00001000 WHEN count=011 ELSE 00010000 WHEN count=100 ELSE 00100000 WHEN count=101 ELSE 01000000 WHEN count=110 ELSE 10000000 。仿真結(jié)果及分析：掃描結(jié)果如圖417所示，掃描周期為8，依次按順序掃描8個(gè)數(shù)碼管。USE 。ARCHITECTURE one OF project IS COMPONENT speed 分頻模塊 PORT ( clk,start : IN std_logic。 END COMPONENT。 END COMPONENT。 p2 :IN std_logic_vector(3 downto 0)。u2 : cdu99 PORT MAP(clk=clk10,reset=resin, count1=cou1, count2=cou2,count3=cou3,count4=cou4)。里程計(jì)數(shù)模塊和計(jì)費(fèi)模塊主要是把里程和車費(fèi)轉(zhuǎn)化為4位十進(jìn)制；動(dòng)態(tài)掃描模塊是將里程和車費(fèi)顯示出來(lái)。這些都需要在以后的學(xué)習(xí)中更進(jìn)一步的進(jìn)行完善。在論文的整體設(shè)計(jì)和技術(shù)方案上，她還給了我很多建議，使我確立了論文的正確方向和設(shè)計(jì)思想，從而保證了整個(gè)課題的順序完成。 啟動(dòng)暫停輸入 nigin : IN std_logic。 count1:OUT std_logic_vector(3 downto 0)。 count1 :OUT std_logic_vector(3 downto 0)。 p6 :IN std_logic_vector(3 downto 0)。 END COMPONENT。 LIBRARY ieee。 mode1,mode2為分頻系數(shù) SIGNAL mode2: std_logic_vector(5 downto 0)。039。 ELSE temp2=temp2+39。 WHEN (temp1=mode1)ELSE39。USE 。里程數(shù)值的十位END cdu99。 THEN IF mm(3 downto 0)=1001 THEN 十六進(jìn)制轉(zhuǎn)換成十進(jìn)制 mm:=mm+7。 count1=mm(3 downto 0)。USE 。 計(jì)費(fèi)個(gè)位 count4 :OUT std_logic_vector(3 downto 0))。139。139。WHEN judge3=0000 and judge2(3 downto 1)=000 ELSE39。139。 十六進(jìn)制轉(zhuǎn)換成十進(jìn)制 IF mm(7)=39。 END IF。END aa。 p5 :IN std_logic_vector(3 downto 0)。ARCHITECTURE a OF scan IS SIGNAL count : std_logic_vector(2 downto 0)。 END PROCESS clk1_label。 ELSE data(0)=39。END a。 END IF。event and clk=39。 SIGNAL choicein,datain : std_logic_vector(7 downto 0)。 p3 :IN std_logic_vector(3 downto 0)。USE 。 count1=mm(3 downto 0)。and (not(mm(6 downto 5)=00))THEN mm:=mm+01100000。139。里程超過2公里，接受100m輸入脈沖驅(qū)動(dòng)PROCESS(clk,reset) VARIABLE mm: std_logic_vector(15 downto 0)。139。139。ARCHITECTURE aa OF count99 IS SIGNAL en : std_logic。ENTITY count99 ISPORT (clk,reset,night :IN std_logic。 count3=mm(11 downto 8)。END IF。BEGINIF reset=39。USE 。 當(dāng)temp1=mode1時(shí)oclk=’1’,否則=0oclk2=39。 END IF。 temp1=“000000” ELSE 否則 temp1=temp1+39。 temp1,temp2為6位，記錄計(jì)數(shù)值SIGNAL temp2: std_logic_vector(5 downto 0)。USE 。SIGNAL cou1,cou2,cou3,cou4,cou11,cou22,cou33,cou44 :std_logic_vector(3 downto 0)。 p4 :IN std_logic_vector(3 downto 0)。 count3 :OUT std_logic_vector(3 downto 0)。 count3:OUT std_logic_vector(3 downto 0)。 顯示位置選擇 daout : OUT std_logic_vector(7 downto 0))。同時(shí)班上的同學(xué)也給了我很多建議和幫助。體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，使用方便、便于修改、是一個(gè)多層次的硬件描述語(yǔ)言等特點(diǎn)。在此次設(shè)計(jì)過程中，更進(jìn)一步地熟悉了有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。u4 :scan PORT MAP (clk=clkin,p8=cou4,p7=cou3,p6=cou2, p5=cou1,p4=cou44,p3=cou33,p2=cou22, p1=cou11,choice=chout,data=daout)。 choice :OUT std_logic_vector(7 downto 0)。 p8 :IN std_logic_vector(3 downto 0)。 j