【正文】 入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語(yǔ)句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定端口相連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引入一個(gè)新的低一級(jí)的設(shè)計(jì)層次。 COMPONENT cdu99 里程計(jì)數(shù)模塊 PORT (clk,reset :IN std_logic。 p7 :IN std_logic_vector(3 downto 0)。END。相信隨著電子技術(shù)的發(fā)展，出租車(chē)計(jì)費(fèi)器的功能會(huì)更加的多樣化，滿足人們的各種需要。 當(dāng)前位置數(shù)值END。 count4 :OUT std_logic_vector(3 downto 0))。 BEGIN u1 : speed PORT MAP(clk=clkin,start=stain,oclk1=clk100,oclk2=clk10)。BEGIN mode1=111100 。 END IF。ENTITY cdu99 ISPORT (clk,reset :IN std_logic。 IF mm(7 downto 4)=1010 THEN mm:=mm+01100000。 clk 100m輸入脈沖，reset復(fù)位，night夜間行駛輸入 judge2 :IN std_logic_vector(3 downto 0)。))and(night=39。BEGIN IF reset=39。END IF。USE 。BEGIN clk1_label:PROCESS(clk) BEGIN IF clk39。 END IF。139。 當(dāng)前位置數(shù)值END scan。END PROCESS。END IF。039。)or(mcount(14)=39。USE 。139。LIBRARY ieee。)。ARCHITECTURE behave OF speed IS 結(jié)構(gòu)體名稱behaveSIGNAL mode1: std_logic_vector(5 downto 0)。 data :OUT std_logic_vector(7 downto 0))。 judge3 :IN std_logic_vector(3 downto 0)。 復(fù)位輸入 stain : IN std_logic。比如每公里的單價(jià)不能顯示、計(jì)數(shù)里程范圍不夠大、時(shí)間不能顯示、不能打印發(fā)票等。 BEGIN u1 : speed PORT MAP(clk=clkin,start=stain,oclk1=clk100,oclk2=clk10)。 count4 :OUT std_logic_vector(3 downto 0))。 當(dāng)前位置數(shù)值END。一般每位顯示的時(shí)間為1～10ms。 THEN choice=choicein。 p1 :IN std_logic_vector(3 downto 0)。當(dāng)夜間行車(chē)，計(jì)費(fèi)超過(guò)20時(shí)，如圖414所示。 END IF。139。139。 計(jì)費(fèi)個(gè)位 count4 :OUT std_logic_vector(3 downto 0))。進(jìn)位情況如圖46，圖47。END IF。USE 。139。 THEN 若有start=‘1’，則 IF temp1=(mode1) then 若temp=（mode1），則 temp1=(OTHERS=39。分頻電路的邏輯框圖如41所示。 編程下載 把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向FPGA或CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。HDL文本輸入與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致?？删幊踢壿媺K(CLB)是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源(IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。因此，出租車(chē)計(jì)費(fèi)器的研究也是十分有應(yīng)用價(jià)值的。現(xiàn)在數(shù)字設(shè)計(jì)依靠手工已經(jīng)無(wú)法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用EDA技術(shù)完成。而電子產(chǎn)品技術(shù)發(fā)展的代表就是電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)（Electronic Design Automation ）。EDA技術(shù)中現(xiàn)代數(shù)字系統(tǒng)的都是采用“自頂向下”的設(shè)計(jì)方法，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖一級(jí)進(jìn)行仿真，糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能一級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。而部分小城市尚未普及，但隨著城市建設(shè)日益加快，象征著城市面貌的出租車(chē)行業(yè)也將加速發(fā)展，計(jì)費(fèi)器的普及也是毫無(wú)疑問(wèn)的，所以未來(lái)汽車(chē)計(jì)費(fèi)器的市場(chǎng)還是十分有潛力的。FPGA結(jié)構(gòu)的主要優(yōu)點(diǎn)有：（1）FPGA中除了極少的幾個(gè)引腳以外，大部分引腳都可編程的IOB相連，且均可根據(jù)需要設(shè)置成輸入端或輸出端。但總體上看，純粹的HDL輸入設(shè)計(jì)仍然是最基本、最有效和最通用的輸入方法。實(shí)現(xiàn)預(yù)置起步費(fèi)，每千米收費(fèi)。ENTITY speed IS 實(shí)體取名speed PORT ( 端口描述 clk,start : IN std_logic。 加1計(jì)數(shù) END IF。 WHEN (temp2=mode2)ELSE39。里程數(shù)值的個(gè)位 count4:OUT std_logic_vector(3 downto 0))。 END IF。邏輯框圖如圖49所示。BEGIN money=00111000 WHEN (((mcount(15)=39。)) ELSE 00011001。139。count4=mm(15 downto 12)。圖416 動(dòng)態(tài)掃描模塊該模塊的VHDL程序如下：LIBRARY ieee。 SIGNAL temp : std_logic_vector(3 downto 0)。039。在這里，當(dāng)前設(shè)計(jì)實(shí)體相當(dāng)于一個(gè)較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個(gè)要插在這個(gè)電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計(jì)實(shí)體中指定的端口則相當(dāng)于這塊電路板上準(zhǔn)備接受此芯片的一個(gè)插座。 count1:OUT std_logic_vector(3 downto 0)。 p6 :IN std_logic_vector(3 downto 0)。 結(jié)論結(jié)論出租車(chē)計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車(chē)啟動(dòng)，停止，暫停的狀態(tài)等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車(chē)費(fèi)。 參考文獻(xiàn)參考文獻(xiàn)[1] 潘松. VHDL實(shí)用教程[M]. 成都：電子科技大學(xué)出版社，2000.[2] 江國(guó)強(qiáng). EDA技術(shù)與應(yīng)用[M]. 北京：電子工業(yè)出版社，2004.[3] 董麗海. 基于VHDL語(yǔ)言的出租車(chē)計(jì)費(fèi)系統(tǒng)設(shè)計(jì).《現(xiàn)代電子技術(shù)》. 2000年第3期總第146期.[4] 潘松,[M].（第三版）.北京：科學(xué)出版社，2006.[5] 何小艇 .電子系統(tǒng)設(shè)計(jì)[M].（第三版）.浙江：浙江大學(xué)出版社，2004[6] 王振營(yíng)，李滿，楊君. Protel DXP 2004 電路設(shè)計(jì)與制版實(shí)用教程［M］北京：中國(guó)鐵道出版社,2006.[7] 林愿. 基于CPLD/FPGA的出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)實(shí)現(xiàn)[J]. 湖南工程學(xué)院，電氣與信息工程系，2007.[8] 王新，付子義. EDA技術(shù)與虛擬實(shí)驗(yàn)[M].江蘇：中國(guó)礦業(yè)大學(xué)出版社，2007.[9] 黃智偉 .FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐[M].北京：電子工業(yè)出版社，2005.38致謝致謝在本課題的整個(gè)研究設(shè)計(jì)過(guò)程中，我得到了很多老師和同學(xué)的幫助，借此機(jī)會(huì)向他們表達(dá)我最誠(chéng)摯的謝意。ARCHITECTURE one OF project IS COMPONENT speed 分頻模塊 PORT ( clk,start : IN std_logic。 END COMPONENT。u2 : cdu99 PORT MAP(clk=clk10,reset=resin, count1=cou1, count2=cou2,count3=cou3,count4=cou4)。 分頻系數(shù)為60 mode2=000110 。 END IF。 clk10m輸入脈沖，reset復(fù)位 count1:OUT std_logic_vector(3 downto 0)。 END IF。 里程個(gè)位 judge3 :IN std_logic_vector(3 downto 0)。139。139。 IF mm(11)=39。ENTITY scan ISPORT( clk :IN std_logic。event and clk=39。 END PROCESS clk2_label。 IF(count=0110 or count=0010)THEN data(0)=39。 顯示位置選擇 data :OUT std_logic_vector(7 downto 0))。mcount=mm。or(mm(3 downto 1)=000)or(mm(3 downto 2)=11))THEN mm:=mm+6。 計(jì)費(fèi)20以內(nèi)，en=39。139。LIBRARY ieee。event and clk=39。END behave。039。END speed。 choice :OUT std_logic_vector(7 downto 0)。 judge2 :IN std_logic_vector(3 downto 0)。 脈沖輸入 resin : IN std_logic。本設(shè)計(jì)雖然能初步的實(shí)現(xiàn)預(yù)期效果，但在實(shí)際應(yīng)用中仍存在一些不足。SIGNAL cou1,cou2,cou3,cou4,cou11,cou22,cou33,cou44 :std_logic_vector(3 downto 0)。 count3 :OUT std_logic_vector(3 downto 0)。 顯示位置選擇 daout : OUT std_logic_vector(7 downto 0))。因此我們只要給數(shù)碼管這樣一個(gè)掃描頻率，那么就可以實(shí)現(xiàn)兩個(gè)以上的數(shù)碼管同時(shí)點(diǎn)亮。039。 p2 :IN std_logic_vector(3 downto 0)。而當(dāng)夜間行車(chē)兩公里后，每公里車(chē)費(fèi)也在白天的基礎(chǔ)上增加50%，如圖413所示。END IF。event and clk=39。)or(mcount(14)=39。 計(jì)費(fèi)十分位 count3 :OUT std_logic_vector(3 downto 0)。仿真結(jié)果及分析：如圖45所示，當(dāng)reset=0時(shí)，里程模塊百分位開(kāi)始計(jì)數(shù)，每來(lái)一個(gè)脈沖，百分位即加1，當(dāng)百分位等于9時(shí)，可以看到向十分位進(jìn)位。ELSE mm:=mm+1。USE 。oclk1=39。139。第四章 單元電路設(shè)計(jì)第四章 單元電路設(shè)計(jì) 分頻模塊由于里程計(jì)數(shù)是每10m計(jì)數(shù)一次，計(jì)費(fèi)是每100m計(jì)數(shù)一次，所以要對(duì)車(chē)輪傳感器送來(lái)的車(chē)輪脈沖clk進(jìn)行計(jì)數(shù)分頻，分頻系數(shù)分別為6和60。通常的做法是，首先進(jìn)行功能仿真，等確認(rèn)設(shè)計(jì)文件所表達(dá)的功能滿足設(shè)計(jì)者原有意圖時(shí)，即邏輯功能滿足要求后，再進(jìn)行綜合，適配和時(shí)序仿真，以便把握設(shè)計(jì)項(xiàng)目在硬件條件下的運(yùn)行情況。其中以原理圖輸入為主，在原理