【正文】 路。用戶可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)編程?？删幊踢壿媺K(CLB)是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源(IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。這些優(yōu)點(diǎn)使得FPGA技術(shù)在20世紀(jì)90年代后得到了高速的發(fā)展，同時(shí)也大大的推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步。27第二章 FPGA簡(jiǎn)介第二章 FPGA簡(jiǎn)介 FPGA概述FPGA（Field Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?，F(xiàn)在各大中城市出租車行業(yè)都已普及自動(dòng)計(jì)費(fèi)器，所以計(jì)費(fèi)器技術(shù)的發(fā)展已成定局。因此，出租車計(jì)費(fèi)器的研究也是十分有應(yīng)用價(jià)值的。不難理解，EDA技術(shù)發(fā)展到現(xiàn)在已不是某一學(xué)科的分支，或某種新的技能技術(shù)，它應(yīng)該是一門綜合學(xué)科。硬件描述語(yǔ)言突出優(yōu)點(diǎn)是：語(yǔ)言的公開(kāi)可利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。EDA技術(shù)包括電子電路設(shè)計(jì)的各個(gè)領(lǐng)域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路到集成電路的全部設(shè)計(jì)過(guò)程，涉及電子工程師進(jìn)行產(chǎn)品開(kāi)發(fā)的全過(guò)程，以及電子產(chǎn)品生產(chǎn)的全過(guò)程中期望由計(jì)算機(jī)提供的各種輔助工作?，F(xiàn)在數(shù)字設(shè)計(jì)依靠手工已經(jīng)無(wú)法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用EDA技術(shù)完成。80年代為計(jì)算機(jī)輔助工程(CAE)階段。本論文采用ISP器件和VHDL語(yǔ)言開(kāi)發(fā)出一套出租車計(jì)費(fèi)系統(tǒng)，該計(jì)費(fèi)系統(tǒng)的可靠性高、成本低、通用性強(qiáng)；該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能，采用完全相同電路結(jié)構(gòu)，只要根需求在VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可根據(jù)需求增加其他功能。其中專用集成電路設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)的迅速發(fā)展。而電子產(chǎn)品技術(shù)發(fā)展的代表就是電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)（Electronic Design Automation ）。本節(jié)將從FPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)與計(jì)費(fèi)器技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA芯片設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng)的必要性。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。EDA技術(shù)以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，采用EDA通用支撐軟件和應(yīng)用軟件包，在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能設(shè)計(jì)、時(shí)序測(cè)試直至PCB的自動(dòng)設(shè)計(jì)等。EDA技術(shù)中現(xiàn)代數(shù)字系統(tǒng)的都是采用“自頂向下”的設(shè)計(jì)方法，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖一級(jí)進(jìn)行仿真，糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能一級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。與原理圖輸入設(shè)計(jì)方法相比較，硬件描述語(yǔ)言更適合規(guī)模日益增大的電子系統(tǒng)。它融合多學(xué)科于一體，又滲透于各學(xué)科之中。傳統(tǒng)國(guó)內(nèi)外出租車計(jì)費(fèi)器多數(shù)由單片機(jī)實(shí)現(xiàn)，升級(jí)繁瑣，成本高，硬件電路復(fù)雜，容易在運(yùn)營(yíng)過(guò)程中產(chǎn)生干擾，影響系統(tǒng)的使用；并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱，影響芯片的使用壽命。而部分小城市尚未普及，但隨著城市建設(shè)日益加快，象征著城市面貌的出租車行業(yè)也將加速發(fā)展，計(jì)費(fèi)器的普及也是毫無(wú)疑問(wèn)的，所以未來(lái)汽車計(jì)費(fèi)器的市場(chǎng)還是十分有潛力的。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列組成，并由可編程的互聯(lián)資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。FPGA結(jié)構(gòu)的主要優(yōu)點(diǎn)有：（1）FPGA中除了極少的幾個(gè)引腳以外，大部分引腳都可編程的IOB相連，且均可根據(jù)需要設(shè)置成輸入端或輸出端。FPGA存在的主要缺點(diǎn)有：（1）信號(hào)傳輸延遲時(shí)間不是確定的且速度慢（2）由于FPGA中的編程數(shù)據(jù)存儲(chǔ)器是一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器，斷電時(shí)數(shù)據(jù)將隨之丟失，因此，每次開(kāi)始工作時(shí)都要重新裝載編程數(shù)據(jù)，并需要配備保存編程數(shù)據(jù)的EPROM。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)化成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得容易。就是將使用了某種硬件描述語(yǔ)言的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。但總體上看，純粹的HDL輸入設(shè)計(jì)仍然是最基本、最有效和最通用的輸入方法。 適配 適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。綜合后所得的EDIF等網(wǎng)表文件通常作為FPGA適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。 通常，將對(duì)CPLD的下載稱為編程，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置，但對(duì)于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。實(shí)現(xiàn)預(yù)置起步費(fèi)，每千米收費(fèi)。計(jì)數(shù)器A和計(jì)數(shù)器B分別對(duì)車輪傳感器送來(lái)的車輪脈沖clk進(jìn)行計(jì)數(shù)分頻，汽車每行駛10m，計(jì)數(shù)器A輸出一個(gè)“10m脈沖信號(hào)oclk2”，汽車每行駛100m，計(jì)數(shù)器B輸出一個(gè)“100m脈沖信號(hào)oclk1”。（5）數(shù)碼管顯示將千米數(shù)和計(jì)費(fèi)金額均用4位LED數(shù)碼管顯示（2位整數(shù)，2位小數(shù)）。圖41 分頻電路模塊該電路的VHDL程序如下：LIBRARY ieee。ENTITY speed IS 實(shí)體取名speed PORT ( 端口描述 clk,start : IN std_logic。 mode1,mode2為分頻系數(shù) SIGNAL mode2: std_logic_vector(5 downto 0)。 分頻系數(shù)為60 mode2=000110 。039。 加1計(jì)數(shù) END IF。 ELSE temp2=temp2+39。 END IF。 WHEN (temp1=mode1)ELSE39。 WHEN (temp2=mode2)ELSE39。仿真結(jié)果及分析：當(dāng)start=1時(shí)，開(kāi)始計(jì)數(shù)到有6個(gè)車輪脈沖時(shí)，送出一個(gè)10m oclk2脈沖（如圖42），計(jì)數(shù)到60個(gè)車輪脈沖時(shí)，送出一個(gè)100m oclk脈沖（如圖43），而在start=0時(shí)，計(jì)數(shù)暫停直到start=1才繼續(xù)計(jì)數(shù)。圖44 里程計(jì)數(shù)模塊該模塊的VHDL程序如下：LIBRARY ieee。ENTITY cdu99 ISPORT (clk,reset :IN std_logic。里程數(shù)值的個(gè)位 count4:OUT std_logic_vector(3 downto 0))。139。139。 IF mm(7 downto 4)=1010 THEN mm:=mm+01100000。 END IF。 count4=mm(15 downto 12)。值得注意的是這個(gè)程序中要將計(jì)數(shù)值從十六進(jìn)制轉(zhuǎn)換成十進(jìn)制，即在十六進(jìn)制的數(shù)上加7或6，同時(shí)產(chǎn)生了相應(yīng)的進(jìn)位信號(hào)。當(dāng)reset=1時(shí)，所有數(shù)值清0，完成復(fù)位功能，如圖48所示。邏輯框圖如圖49所示。USE 。 里程十位 count1 :OUT std_logic_vector(3 downto 0)。 計(jì)費(fèi)十位END count99。BEGIN money=00111000 WHEN (((mcount(15)=39。)or (mcount(13)=39。)) ELSE 夜間行駛且費(fèi)用超過(guò)20， 00101001 WHEN ((mcount(15)=39。)or(mcount(13)=39。)) ELSE 00011001。139。THEN mm:=0000011000000000。 THEN IF en=39。139。139。139。END IF。count4=mm(15 downto 12)。程序說(shuō)明：此程序在不同的計(jì)費(fèi)模式下轉(zhuǎn)換時(shí)需要注意轉(zhuǎn)換條件的設(shè)置，不能有遺漏也不能有重復(fù)的情況。當(dāng)2公里后，白天行駛時(shí)，如圖411所示。一次計(jì)費(fèi)結(jié)束，要進(jìn)入下一次計(jì)費(fèi)時(shí)，只要按下復(fù)位開(kāi)關(guān)，使reset=1就可預(yù)置起步費(fèi)，重新開(kāi)始下一次計(jì)費(fèi)，如圖415所示。圖416 動(dòng)態(tài)掃描模塊該模塊的VHDL程序如下：LIBRARY ieee。 p8 :IN std_logic_vector(3 downto 0)。 p4 :IN std_logic_vector(3 downto 0)。 choice :OUT std_logic_vector(7 downto 0)。 SIGNAL temp : std_logic_vector(3 downto 0)。139。clk2_label: PROCESS(clk) BEGIN IF clk39。 data(7 downto 1)=datain(7 downto 1)。039。choicein=00000001 WHEN count=000 ELSE 顯示位置的切換 00000010 WHEN count=001 ELSE 00000100 WHEN count=010 ELSE 00001000 WHEN count=011 ELSE 00010000 WHEN count=100 ELSE 00100000 WHEN count=101 ELSE 01000000 WHEN count=110 ELSE 10000000 。 程序說(shuō)明：動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的8421BCD碼轉(zhuǎn)換為數(shù)碼管所需的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。仿真結(jié)果及分析：掃描結(jié)果如圖417所示，掃描周期為8，依次按順序掃描8個(gè)數(shù)碼管。在這里，當(dāng)前設(shè)計(jì)實(shí)體相當(dāng)于一個(gè)較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個(gè)要插在這個(gè)電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計(jì)實(shí)體中指定的端口則相當(dāng)于這塊電路板上準(zhǔn)備接受此芯片的一個(gè)插座。USE 。 啟動(dòng)暫停輸入 nigin : IN std_logic。ARCHITECTURE one OF project IS COMPONENT speed 分頻模塊 PORT ( clk,start : IN std_logic。 count1:OUT std_logic_vector(3 downto 0)。 END COMPONENT。 count1 :OUT std_logic_vector(3 downto 0)。 END COMPONENT。 p6 :IN std_logic_vector(3 downto 0)。 p2 :IN std_logic_vector(3 downto 0)。 END COMPONENT。u2 : cdu99 PORT MAP(clk=clk10,reset=resin, count1=cou1, count2=cou2,count3=cou3,count4=cou4)。 結(jié)論結(jié)論出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)，停止，暫停的狀態(tài)等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)。里程計(jì)數(shù)模塊和計(jì)費(fèi)模塊主要是把里程和車費(fèi)轉(zhuǎn)化為4位十進(jìn)制；動(dòng)態(tài)掃描模塊