【正文】 復(fù)合管構(gòu)成，減少了電路對(duì)負(fù)載電容的充電時(shí)間。除了可以實(shí)現(xiàn)多門的線與邏輯關(guān)系外，還可用于直接驅(qū)動(dòng)較大電流的負(fù)載。20. 灌電流負(fù)載：負(fù)載電流從外電路流入門電路21. 拉電流負(fù)載：負(fù)載電流從門電路流入外電路22. 扇入數(shù)：門電路允許的輸入端的個(gè)數(shù)。12. 或門電路：輸入輸出量之間能滿足或邏輯關(guān)系的電路。4. 二極管的開關(guān)速度受到限制的原因：反向恢復(fù)時(shí)間的存在。29. 為什么8421碼是最常用的？30. 邏輯代數(shù)，又稱布爾代數(shù)：邏輯代數(shù)是按一定的邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)，雖然它和普通代數(shù)一樣也是用字母表示變量，但邏輯代數(shù)中的變量（邏輯代數(shù)）只有兩個(gè)值，即0和1，沒有中間值，且0和1并不表示數(shù)量的大小，而是表示對(duì)立的邏輯狀態(tài)。缺點(diǎn)：二進(jìn)制表示一個(gè)數(shù)時(shí)，位數(shù)多；將人們熟悉的十進(jìn)制數(shù)輸入計(jì)算機(jī)時(shí)，需要轉(zhuǎn)換成二進(jìn)制數(shù)，運(yùn)算后，再將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制的數(shù)顯示。：脈沖幅值的50%的兩個(gè)時(shí)間點(diǎn)跨越的時(shí)間?！　?5)二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的轉(zhuǎn)換相當(dāng)容易。(1)技術(shù)上容易實(shí)現(xiàn)。用雙穩(wěn)態(tài)電路表示二進(jìn)制數(shù)字0和1是很容易的事情。人們使用計(jì)算機(jī)時(shí)可以仍然使用自己所習(xí)慣的十進(jìn)制數(shù)，而計(jì)算機(jī)將其自動(dòng)轉(zhuǎn)換成二進(jìn)制數(shù)存儲(chǔ)和處理，輸出處理結(jié)果時(shí)又將二進(jìn)制數(shù)自動(dòng)轉(zhuǎn)換成十進(jìn)制數(shù)，這給工作帶來(lái)極大的方便。：每秒鐘所傳輸數(shù)據(jù)的位數(shù)。：現(xiàn)代數(shù)字電路使用半導(dǎo)體工藝制成的若干數(shù)字集成器件構(gòu)造成而成的。23. 八進(jìn)制和十六進(jìn)制：由于使用二進(jìn)制數(shù)經(jīng)常是位數(shù)很多，不便書寫和記憶，因此在數(shù)字計(jì)算機(jī)的資料中常采用十六進(jìn)制和八進(jìn)制來(lái)表示二進(jìn)制數(shù)。31. 與邏輯：只有當(dāng)一件事的幾個(gè)條件全部具備后，這件事才發(fā)生。5. 產(chǎn)生反向恢復(fù)過(guò)程的原因：電荷存儲(chǔ)效應(yīng)。13. 非門電路：輸入輸出量之間滿足非邏輯關(guān)系的電路。23. 扇出數(shù)：門電路輸出端所驅(qū)動(dòng)同類型門的個(gè)數(shù)。缺點(diǎn)：外接電阻受到一定限制，不能太小，影響了工作速度，同時(shí)由于省去了有源負(fù)載，使帶負(fù)載能力下降。（2）電路輸入端加的SBD DA和DB，用來(lái)減少由門電路之間的連線而引起的雜散信號(hào)?！　? 單極型集成電路是由MOS場(chǎng)效應(yīng)晶體管組成的。CMOS集成電路的性能及特點(diǎn) 抗輻射能力強(qiáng)45. CMOS驅(qū)動(dòng)TTL時(shí)，只要兩者的電壓參數(shù)兼容，不需要另加接口電路，僅按電流大小計(jì)算出扇出數(shù)即可46. TTL驅(qū)動(dòng)CMOS時(shí)，由于TTL門電路與CMOS門電路的工作電源電壓不同，高低電平標(biāo)準(zhǔn)也不同，對(duì)接時(shí)要做一定轉(zhuǎn)換，所以需要接口電路 。對(duì)偶式是這樣定義的：對(duì)于任意一個(gè)邏輯函數(shù)表達(dá)式Y(jié)，若將其表達(dá)式中所有出現(xiàn)“：在真值表內(nèi)對(duì)應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或者這些變量的取值根本不會(huì)出現(xiàn)，這些變量取值所對(duì)應(yīng)的最小項(xiàng)成為無(wú)關(guān)項(xiàng)或任意項(xiàng)。14. 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法：發(fā)現(xiàn)并消去互補(bǔ)變量；增加乘積項(xiàng)；輸出端并聯(lián)電容器15. 分析組合邏輯電路的目的是確定已知電路的邏輯功能，其大致步驟是：寫出各輸出端的邏輯表達(dá)式→化簡(jiǎn)和變換邏輯表達(dá)式→列出真值表→確定功能16. 應(yīng)用邏輯門電路設(shè)計(jì)組合邏輯電路的步驟是：列出真值表→寫出邏輯表達(dá)式（或填寫卡諾圖）→邏輯化簡(jiǎn)和變換→畫出邏輯圖第4章 ：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、奇偶校驗(yàn)/產(chǎn)生器、加法器、算術(shù)/邏輯運(yùn)算單元2. 編碼：把二進(jìn)制碼按一定的規(guī)律編排，是每組代碼具有一特定的含義（代表某個(gè)數(shù)或控制信號(hào)）。10. 數(shù)據(jù)分配器：將一個(gè)數(shù)據(jù)源來(lái)的數(shù)據(jù)根據(jù)需要送到多個(gè)不同的通道上去，實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路。15. 串行進(jìn)位：任一位的加法運(yùn)算必須在低一位的運(yùn)算完成后才能進(jìn)行。8. 同步RS觸發(fā)器的約束條件：SR=0因?yàn)镾=1，R=1時(shí)，狀態(tài)不定。 16. 電平觸發(fā)器或電位觸發(fā)器：當(dāng)觸發(fā)器的向步控制信號(hào)正為約定“1”或“0”電平時(shí)，觸發(fā)器接收輸入數(shù)據(jù)，此時(shí)輸入數(shù)據(jù)D 的任何變化都會(huì)在輸出Q 端得到反映；當(dāng)E 為非約定電平時(shí)，觸發(fā)器狀態(tài)保持不變。21. JK觸發(fā)器與RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時(shí)，每輸入一個(gè)時(shí)鐘脈沖后，觸發(fā)器翻轉(zhuǎn)一次。27. 觸發(fā)器維持時(shí)間：為了工作可靠，時(shí)鐘信號(hào)的狀態(tài)必須保持一段時(shí)間，直到輸出端電平穩(wěn)定，這段時(shí)間稱為維持時(shí)間28. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到一個(gè)輸出端由0變1所需的延遲時(shí)間29. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時(shí)間30. 最小工作周期=tCPHL+tCPHL31. 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。10. 同步時(shí)序邏輯電路的速度高于異步時(shí)序電路，但電路結(jié)構(gòu)一般較后者復(fù)雜。18. 同步時(shí)序邏輯電路設(shè)計(jì)步驟：（1） 由給定的邏輯功能求出原始狀態(tài)圖（2） 狀態(tài)化簡(jiǎn)（3） 狀態(tài)編碼、并畫出編碼形式的狀態(tài)圖及狀態(tài)表（4） 選擇觸發(fā)器的類型及個(gè)數(shù)（5） 求出電路的輸出方程及各觸發(fā)器的驅(qū)動(dòng)方程（6） 畫出邏輯電路圖，并檢查自啟動(dòng)能力19. 原始狀態(tài)圖：直接由要求實(shí)現(xiàn)的邏輯功能能求得的狀態(tài)轉(zhuǎn)換圖。4. 可逆計(jì)數(shù)器：同時(shí)兼有加和減兩種計(jì)數(shù)功能的計(jì)數(shù)器5. 檢查自啟動(dòng)的方法：畫出包括無(wú)效狀態(tài)的完整的狀態(tài)圖，看能否從無(wú)效狀態(tài)進(jìn)入有效狀態(tài)。第八章1. 中小規(guī)模標(biāo)準(zhǔn)集成器件和可編程邏輯器件的比較：中小規(guī)模標(biāo)準(zhǔn)集成器件性能好、價(jià)格低，但是僅僅采用這些器件構(gòu)成一個(gè)大型復(fù)雜的數(shù)字系統(tǒng)，常?？赡軐?dǎo)致系統(tǒng)功耗高、占用空間答、系統(tǒng)可靠性差。缺點(diǎn)：存儲(chǔ)單元所用的管子數(shù)目多，功耗大，集成度受到限制。17. 讀周期：表示芯片連續(xù)進(jìn)行兩次讀操作必須的時(shí)間間隔。26. PROM：programmable readonly memory 出廠時(shí)，存儲(chǔ)內(nèi)容全為1或0，用戶可根據(jù)需要最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯(cuò)誤只能報(bào)廢。31. PLD電路由與門和或門陣列兩種基本的門陣列組成。不同點(diǎn)：PAL 一旦編程便不可更改；不同輸出結(jié)構(gòu)的PAL對(duì)應(yīng)不同型號(hào)的PAL，不便于用戶使用GAL具有可擦除、可重新編程和可重新配置其結(jié)構(gòu)等功能；靈活性大，而且能對(duì)PAL仿真，并能全部兼容。 39. FPGA實(shí)現(xiàn)各種組合邏輯功能的原理是：通過(guò)對(duì)各存儲(chǔ)單元的編程，來(lái)控制門陣列中門的“開”與“關(guān)”，從而實(shí)現(xiàn)不同的邏輯功能。46. CPLD的特點(diǎn)：它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì) 47. FPGA的特點(diǎn)：1） 采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程，F(xiàn)PGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程；FP GA可在邏輯門下編程，而CPLD是在邏輯塊下編程。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。其優(yōu)點(diǎn)是可以編程任意次，可在工作中快速編程，從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。　?、軨PLD比FPGA使用起來(lái)更方便?！　?） FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。在上述門陣列的基礎(chǔ)上再增加觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元電路。36. CPLD結(jié)構(gòu)上可分為：1） 通用邏輯塊（GLB）的結(jié)構(gòu)：它可實(shí)現(xiàn)類似GAL的功能。2） 可編程“接通”單元：它依靠用戶編程來(lái)實(shí)現(xiàn)“接通”連接。 EPROM芯片在空白狀態(tài)時(shí)（用紫外光線擦除后），內(nèi)部的每一個(gè)存儲(chǔ)單元的數(shù)據(jù)都為1（高電平）。20. 擴(kuò)展存儲(chǔ)容量的方法：增加字長(zhǎng)（位數(shù)）或字?jǐn)?shù)。7. 再生或刷新：由于漏電流的存在，電容上存儲(chǔ)的數(shù)據(jù)（電荷）不能長(zhǎng)久保存，因此