【正文】 接驅(qū)動(dòng)較大電流的負(fù)載。由于電路中載流子有電子和空穴兩種極性，因此取名為雙極型集成電路，就是人們平時(shí)說(shuō)的TTL集成電路。 扇出能力強(qiáng)4. 對(duì)偶規(guī)則： 若兩個(gè)邏輯表達(dá)式和相等，則它們的對(duì)偶式和也必定相等，這就是對(duì)偶規(guī)則。13. 競(jìng)爭(zhēng)：信號(hào)經(jīng)過(guò)不同路徑在不同的時(shí)刻到達(dá)的現(xiàn)象；由此產(chǎn)生的干擾脈沖的現(xiàn)象叫做冒險(xiǎn)。14. 全加器：能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。在CP＝l 及CP＝0 期間以及CP非約定跳變到來(lái)時(shí)，觸發(fā)器不接收數(shù)據(jù)?！　?6. 按構(gòu)成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器。17. 在分析方法上，異步時(shí)序邏輯電路和同步時(shí)序電路有什么不同？（1） 同步時(shí)序電路中，各觸發(fā)器的時(shí)鐘輸入都接至同一個(gè)時(shí)鐘脈沖源，因此各觸發(fā)器的時(shí)鐘信號(hào)CP的邏輯表達(dá)式可以不寫(xiě)（2） 異步時(shí)序電路中，各觸發(fā)器的時(shí)鐘不同，必須考慮CP端的情況，寫(xiě)出CP的邏輯表達(dá)式。11. 左向移位寄存器：讓右邊觸發(fā)器的輸出作為左鄰觸發(fā)器的數(shù)據(jù)輸入12. 雙向移位寄存器：既能右移又能左移的寄存器13. 環(huán)形計(jì)數(shù)器：將寄存器的最高位的輸出接至最低位的輸出端，或?qū)⒆畹臀坏妮敵鼋又磷罡呶坏妮斎攵?，即將移位寄存器的首尾相連就可實(shí)現(xiàn)上述功能。13. 存儲(chǔ)器的容量：字?jǐn)?shù)乘以字長(zhǎng) 14. 通常RAM以字為單位進(jìn)行數(shù)據(jù)的讀出與寫(xiě)入15. 地址：為了區(qū)別不同的字，將存放同一個(gè)字的存儲(chǔ)單元編為一組，并賦予一個(gè)號(hào)碼16. 地址存取時(shí)間：由于地址緩沖器、譯碼器及輸入/輸出電路存在延時(shí)，在地址信號(hào)加到存儲(chǔ)器上之后，必須等待一段時(shí)間，數(shù)據(jù)才能穩(wěn)定的傳輸?shù)綌?shù)據(jù)輸出端，這段時(shí)間就是地址存取時(shí)間。30. PLD：programmable logic device 可編程邏輯器件 ；這種表示法在芯片內(nèi)部配置和邏輯圖之間建立一一對(duì)應(yīng)的關(guān)系，并將邏輯圖和真值表結(jié)合起來(lái)，構(gòu)成了一種緊湊而易于識(shí)讀的表達(dá)形式。38. FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?！　、墼诰幊躺螰PGA比CPLD具有更大的靈活性?！　、郈PLD保密性好，F(xiàn)PGA保密性差?！　?） FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。2） 輸入輸出I/O單元結(jié)構(gòu)：完成輸入輸出功能。 其擦除為一次全部擦除，其數(shù)據(jù)寫(xiě)入需要通用或?qū)Ｓ玫木幊唐鳌?. 存儲(chǔ)器由存儲(chǔ)矩陣、地址譯碼器和輸入/輸出控制電路3部分組成，信號(hào)線由地址線、數(shù)據(jù)線、控制線組成。8. 寄存器：計(jì)算機(jī)和其它數(shù)字系統(tǒng)中用來(lái)存儲(chǔ)代碼和數(shù)據(jù)的邏輯部件。13. 時(shí)序圖：時(shí)序電路的工作波形圖，能直觀的描述時(shí)序電路的輸入信號(hào)、時(shí)鐘信號(hào)、輸出信號(hào)及電路的狀態(tài)轉(zhuǎn)換等在時(shí)間上的對(duì)應(yīng)關(guān)系。22. JK觸發(fā)器：J=K=0時(shí)，輸出不變；J=K=1時(shí)，每輸入一個(gè)脈沖，輸出就改變一次；其他時(shí)候，輸出與J相同。11. 主從觸發(fā)器：有兩級(jí)觸發(fā)器構(gòu)成，其中一級(jí)接收輸入信號(hào)，其狀態(tài)直接由輸入信號(hào)決定，稱為主觸發(fā)器，還有一級(jí)的輸入與主觸發(fā)器的輸出連接，其狀態(tài)由主觸發(fā)器的狀態(tài)決定，稱為從觸發(fā)器12. 主從RS觸發(fā)器特點(diǎn)：（1） 有兩個(gè)同步RS觸發(fā)器即主觸發(fā)器和從觸發(fā)器組成，他們受互補(bǔ)時(shí)鐘信號(hào)控制（2） 只在時(shí)鐘脈沖的負(fù)跳沿（CP由1變0時(shí)刻，CP的下降沿）（3） 對(duì)于負(fù)跳沿觸發(fā)的觸發(fā)器，輸入信號(hào)必須在CP正跳沿前加入，為主觸發(fā)器發(fā)生翻轉(zhuǎn)做好準(zhǔn)備，而CP正跳沿后的高電平要有一定的延遲時(shí)間，以確保主觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)；CP的負(fù)跳沿使從觸發(fā)器發(fā)生翻轉(zhuǎn)時(shí)后，CP的低電平也必須有一定的延遲時(shí)間，以確保從觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。10. 在數(shù)字邏輯電路設(shè)計(jì)中使用卡諾圖的原因：卡諾圖的構(gòu)造特點(diǎn)使卡諾圖具有一個(gè)重要性質(zhì)：可以從圖形上直觀地找出相鄰最小項(xiàng)。48. 邏輯非門(mén)（反相器）電路的主要技術(shù)參數(shù)為：扇出數(shù)、噪聲容限、傳輸延遲時(shí)間、功耗、功耗延遲時(shí)間積。 邏輯擺幅大： （1）BJT工作在放大和截止區(qū)，避免因工作在飽和狀態(tài)而產(chǎn)生存儲(chǔ)電荷的問(wèn)題 （2）負(fù)載電阻小，時(shí)間常數(shù)就小，有利于提高開(kāi)關(guān)速度。26. 空載導(dǎo)通功耗是指輸出為低電平時(shí)的功耗。9. 數(shù)字電路中BJT工作在截止和飽和狀態(tài)，截止相當(dāng)于開(kāi)關(guān)斷開(kāi)，飽和相當(dāng)于開(kāi)關(guān)閉合。25. BCD碼可分為有權(quán)碼和無(wú)權(quán)碼兩類：有權(quán)BCD碼有8421碼、2421碼、5421碼，其中8421碼是最常用的；無(wú)權(quán)BCD碼有余3碼、格雷碼等。：1表示高電平，0表示低電平?！　?3)運(yùn)算規(guī)則簡(jiǎn)單。與十進(jìn)制數(shù)相比，二進(jìn)制數(shù)的運(yùn)算規(guī)則要簡(jiǎn)單得多，這不僅可以使運(yùn)算器的結(jié)構(gòu)得到簡(jiǎn)化，而且有利于提高運(yùn)算速度。：與正邏輯相反。 26. 8421 BCD碼是最基本和最常用的BCD碼，它和四位自然二進(jìn)制碼相似，各位的權(quán)值為1，故稱為有權(quán)BCD碼。10. 影響B(tài)JT開(kāi)關(guān)速度的因素有：開(kāi)通時(shí)間和關(guān)閉時(shí)間；開(kāi)通時(shí)間是建立基區(qū)電荷時(shí)間，關(guān)閉時(shí)間是存儲(chǔ)電荷消散的時(shí)間。27. 截止功耗是指輸出為高電平時(shí)的功耗。 ECL的優(yōu)點(diǎn)：開(kāi)關(guān)速度高；邏輯功能強(qiáng)；負(fù)載能力強(qiáng) 缺點(diǎn)：功耗大；抗干擾能力強(qiáng)；制造工藝要求高37. 在集成電路分類中有一種說(shuō)法就是有雙極型和單極型之分。 抗干擾能力強(qiáng)第三章1. 組合邏輯電路：在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無(wú)關(guān)的邏輯電路。兩個(gè)相鄰最小項(xiàng)可以合并為一個(gè)與項(xiàng)并消去一個(gè)變量。作用相當(dāng)于多個(gè)輸入的單刀多擲開(kāi)關(guān)。13. 脈沖工作特性：主從觸發(fā)器對(duì)輸入信號(hào)和時(shí)鐘脈沖的要求。23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器。14. 描述時(shí)序邏輯電路邏輯功能的方法有：邏輯方程式、狀態(tài)表、狀態(tài)圖、時(shí)序圖。它的主要組成部分是觸發(fā)器；一位觸發(fā)器能存儲(chǔ)一位二進(jìn)制代碼，所以要存儲(chǔ)n位二進(jìn)制代碼的寄存器就要需要n個(gè)觸發(fā)器組成。10. 字：存儲(chǔ)器以字為單位組織內(nèi)部結(jié)構(gòu)，一個(gè)字含有若干個(gè)存儲(chǔ)單元。28. E2PROM：Electrical erasable Programmable ROM，采用浮柵技術(shù)，電檫除的過(guò)程就是改寫(xiě)過(guò)程，以字為單位進(jìn)行擦除和寫(xiě)過(guò)程；既具備ROM的非易失性，又具備類似RAM的功能。3） 輸出布線區(qū)：作用是把GLB的輸出信號(hào)接到I/O單元?！　?) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。?、嵋话闱闆r下，CPLD的功耗要比FPGA大，且集成度越高越明顯。　?、贑PLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。37. CPLD可編程特性基于“在系統(tǒng)可編程（ISP）”技術(shù)，此技術(shù)的特點(diǎn)：常規(guī)的PLD是對(duì)每個(gè)器件單獨(dú)編程然后再裝配，而ISP是先裝備，然后編程，稱為產(chǎn)品后還可反復(fù)編程。擦除和EPROM擦除類似，為整片擦除或分塊擦除；寫(xiě)入方式與EPROM相同，需要較高的電壓。在數(shù)字電路和電腦技術(shù)中采用二進(jìn)制，代碼只有“0”和“1”，其中無(wú)論是 “0”或是“1”在CPU中都是 一“位”。10. 移位寄存器不但可以存儲(chǔ)代碼，還可用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行并行轉(zhuǎn)換、數(shù)據(jù)處理及數(shù)值的運(yùn)算。15. 分析時(shí)序邏輯電路的過(guò)程：由給定的時(shí)序電路，寫(xiě)出邏輯方程組→列出狀態(tài)表→畫(huà)出狀態(tài)圖或時(shí)序圖→指出電路的邏輯功能16. 設(shè)計(jì)時(shí)序邏輯電路的過(guò)程：根據(jù)要實(shí)現(xiàn)的邏輯功能，做出原始狀態(tài)圖或原始狀態(tài)表→進(jìn)行狀態(tài)化簡(jiǎn)（狀態(tài)合并）→狀態(tài)編碼（狀態(tài)分配）→求出所選觸發(fā)器的驅(qū)動(dòng)方程、時(shí)序電路的狀態(tài)方程和輸出方程→畫(huà)出設(shè)計(jì)好的邏輯電路圖其中畫(huà)出正確的原始狀態(tài)圖或原始狀態(tài)表是關(guān)鍵的一步?！　　　?5. 按存儲(chǔ)數(shù)據(jù)原理不同分為：靜