基于verilog的數(shù)字秒表的設(shè)計(jì)實(shí)現(xiàn)(完整版)
【正文】 439。hf8。ha:seg=839。 end else if(!key_flag) begin hour[3:0] = hour[3:0] + 1。 hour[11:8] = hour[11:8] + 1。 hour[19:16] = hour[19:16] + 1。 end end end end end end endmodule 計(jì)數(shù)時(shí)的仿真波形 清零時(shí)的仿真波形 暫停時(shí)的仿真波形 六、 硬件實(shí)現(xiàn) 用 ISE 軟件對程序進(jìn)行編譯，并下載到硬件 FPGA 板子上進(jìn)行硬件實(shí)現(xiàn)。寫程序時(shí)應(yīng)該養(yǎng)成良好的書寫習(xí)慣，如在關(guān)鍵處加備注；定義變量、工程名、文件名時(shí)應(yīng)用能“望詞生義”的效果；嵌套程序應(yīng)對齊書寫等。 七、心得體會 剛開始寫程序時(shí)常因 Verilog HDL 語言的不熟悉，常出現(xiàn)綜合錯(cuò)誤的問題，但只要仔細(xì)檢查、并經(jīng)常使用該語言后，就會在很大程度上避免諸如語法錯(cuò)誤等非邏輯問題。 hour[23:20] = hour[23:20] + 1。 hour[15:12] = hour[15:12] + 1。 hour[7:4] = hour[7:4] + 1。 endcase end //計(jì)時(shí) 處理部分 always (posedge clk100)//計(jì)時(shí)處理 begin if(!key_inner[1]amp。 439。h6:seg=839。hb0。 439。 339。d3:disp_dat=hour[11:8]。 case(count3b) 339。 assign ena=0。 //38 譯碼器使能 reg[2:0] dig,count3b。所有數(shù)字邏輯功能都在 CPLD 器件上用 Verilog 語言實(shí)現(xiàn)。 8 個(gè)計(jì)數(shù)器的輸出全都為 BCD 碼輸出，這樣便與同顯示譯碼器連接。 （ 3）、可定義一個(gè) 24位二進(jìn)制的寄存器 hour 用于存放 8個(gè)計(jì)數(shù)器的輸出，寄存器從高位到低位每連續(xù) 4 位為一組，分別存放 百分之一秒、十分之一秒、間隔符、秒、十秒、間隔符、分、十分。這樣設(shè)計(jì)具有體積小，設(shè)計(jì)周期短，調(diào)試方便，故障率地和修改升級容易等特點(diǎn)，本設(shè)計(jì)采用依次進(jìn)行消抖、分頻、數(shù)碼管動態(tài)掃描、顯示（譯碼）和
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