【正文】 參考文獻 ........................................................... 27 附錄 1 VHDL 源程序 ................................................. 30 1 緒言 本章闡述 通信系統(tǒng)中數(shù)字信號傳輸 研究背景、現(xiàn)狀以及發(fā)展方向，明確指出 了 當今通信系統(tǒng) 所面臨的問題以及數(shù)字通信系統(tǒng)的若干優(yōu)點，數(shù)字通信傳輸?shù)陌l(fā)展方向和發(fā)展前景。外部時鐘用石英振蕩電路構成。 設計選取 CPLD 器件來做 2FSK 調(diào)制系統(tǒng)。 由于所用的器件在信號處理過程中有一定的延遲，所以不可避免的出現(xiàn)信號失真。如果整個社會的通信水平跟不上，社會成員之間的合作程度也會受到影響，社會生產(chǎn)力的發(fā)展也必然最終受到限制。 1934 年美國學者李佛西提出脈沖編碼調(diào)制 (PCM)的概念，從此之后通信數(shù)字化的時代應該說已經(jīng)開始了， 而 50 年代以來，由于晶體管和集成電路的問世，不僅模擬通信獲得高速發(fā)展，而且促成了具有廣闊前景的數(shù)字通信的形成。貝爾和馬可尼可謂通訊事業(yè)的鼻祖，他們所完成的開拓性工作不僅為現(xiàn)代信息時代奠定了基礎，而且為未來電訊發(fā)展鋪平了道路。無線電以電磁波的形式在空間中傳播的，為了延長傳輸距離，減少噪聲干擾，提高信道利用率以及保護信號接受質(zhì)量，發(fā)射信號采用不同的調(diào)制體制并在不同的信道上傳送。如果電信號的參量連續(xù)取值，則這樣的信號就稱為模擬 信號 [2~4]。當然，實際中的數(shù)字通信系統(tǒng)并非一定要如圖 12（ a）所示的那樣要加所有的環(huán)節(jié)。 數(shù)字調(diào)制與模擬調(diào)制一樣，有調(diào)頻 .調(diào)幅和調(diào)相三種基本形式。二進制頻移鍵控作為一種最簡單的頻移方法，已經(jīng)使用的很少了，但是它的調(diào)制解調(diào)原理非常簡單，也很有代表性，對進行其它頻移調(diào)制的研究還是有很大幫助。而數(shù)字通信系統(tǒng)的有效性指標其實就是指的系統(tǒng)有信息傳輸速率，通 常用碼元速率或信號速率來表示，可靠性是指數(shù)字信號傳輸過程中的信息差錯率，通常用誤信率或誤碼率來表示。 系統(tǒng)實現(xiàn)的原理 二進制頻移鍵控是 利用載波的頻率變化來傳遞數(shù)字信息 ， 是信息傳輸中使用得較早的一種調(diào)制方式 ,它的主要優(yōu)點是 : 實現(xiàn)起來較容 易 ,抗噪聲與抗衰減的性能較好 ， 在中低速數(shù)據(jù)傳輸中得到了廣泛的應用。當然， 2FSK 也可以采用非相干解調(diào)方法，在這里就不一一講述了 [16]。 針對上述 SPLD 的缺點，近年來發(fā)展了一系列性能更為優(yōu)越的高密度可編程邏輯器件 HDPLD。由 PAL 或帶通濾 波器 W1 抽樣脈沖 帶通濾 波器 W2 相乘器 低通 濾波器 低通 濾波器 相乘器 抽樣判決器 輸出 輸入 cosw2 cosw1 圖 2FSK 的相干解調(diào) GAL 擴展或改進所得的邏輯器件，通常稱為陣列擴展型的復雜 PLD—— CPLD。 (3) Verilog HDL最初是于 1983 年由 Gateway Design Automation 公司為其模擬器產(chǎn)品 開發(fā)的一種硬件描述語言。 VHDL 作為 EDA 的重要組成部分，提供了借助計算機進行數(shù)字系統(tǒng)設計的一種很好的手段，用 VHDL 設計有許多優(yōu)點，它的硬件描述能力強，可以用于從門級、電路級直至系統(tǒng)級的描述、仿真、綜合和調(diào)試。所以我選用 VHDL 語言。 圖 小邏輯器件組成 2FSK 調(diào)制器 由于小邏輯器件比較容易生產(chǎn)，而且價格比較便宜，所以可以很方便的實現(xiàn)2FSK 的調(diào)制。 用 2ASK 調(diào)制的方法來實現(xiàn) 2FSK 調(diào)制是一種很直接、簡潔的方法，它反映了 2FSK 的調(diào)制原理，利用了兩信號合一的方案，讓大家更進一步了解了 2ASK和 2FSK 之間的聯(lián)系，對我們學習和掌握通信原理的相關知識有很大幫助。換句話說就是只用一片芯片就可以完成設計了。由于不同的可編程邏輯器件生產(chǎn)廠家的生產(chǎn) CPLD 器件的結構大有不同，不同器件對應的程序編寫方法就不一樣，而且 VHDL 語言本身就具有強大的行為描述能力，用語言來描述硬件的行為，硬件不同時描述的方式就不一樣，每一款芯片都有其獨特的設計，我們在編寫程序的時候要嚴格根據(jù)硬件的物理構成來編寫對應的程序，使其完成我 們所預想的功能。而 CPLD 是標準的大規(guī)模集成電路，可用于各種數(shù)字邏輯系統(tǒng)的設計。而且與 FPGA 器件相比， CPLD 器件比較經(jīng)濟，適用范圍廣，而且在開始設計之前，它的延時可以精確地估計，所以我選用 CPLD 器件來 做這個設計。所以，盡管 XC95108 具有 108個內(nèi)部宏單元，但是在該器件的 84 引腳 PLCC 版本中，至多只有 64 個宏單元輸出可以外部方式，連接起來。宏單元的輸出可以被配置為寄存型或組合型。 電壓輸出型 DA 轉(zhuǎn)換器雖有直接從電阻陣列輸出電壓的，但一般采用內(nèi)置輸出放大器以低阻抗輸出。我們可以用一片 CPLD 芯片來做設計。相比之下，采用石英晶 體做時鐘信號更加精確，可以產(chǎn)生穩(wěn)定的高頻。 （ 3）數(shù)字選擇器 我們要用兩個不同頻率的正弦波來表示數(shù)字信號，為了方便在數(shù)字信號系統(tǒng)中信號同步的實現(xiàn)，我就用數(shù)字選擇器來實現(xiàn)兩個頻率之間的轉(zhuǎn)換。在有必要的時候可以通過更換時鐘頻率，方便地改變輸入碼元的速率。 基帶信號的跳變檢測可以有很多方法，在本設計 中我選一種簡便的跳變檢測方案如圖 所示。經(jīng) D/A 轉(zhuǎn)換后，可以在示波器上觀察到比較理想的波形。為得到一個純正的正弦波形，應在 DAC 的輸出端連接一個低通濾波器。從圖中可以看到， Xilinx 公司的XC95108 系列芯片有 84 個引腳，其中有 74 個 I/O 引腳。 在 XC95108 系列芯片的 74個 I/O 引腳中，我們怎么知道信號從哪個引腳輸出？這是我們在設計中應該解決的問題。 Load_clk: buffer STD_LOGIC。因此在整個設計中軟件的作用是非常重要的，如果軟件不能實現(xiàn)所要求的功能，那么硬件是什么功能也不可能實現(xiàn)的。經(jīng)過比較我們可以看到，相乘法的信號延遲比鍵控法要大的多。而 CPLD 器件主要完成五個部分的功能： 分頻器、 m 序列產(chǎn)生器、跳變檢測、數(shù)字選擇器（二選一）和正弦波信號產(chǎn)生器。 5 總結與感想 本文完成的相關工作如下： （ 1）成了關于 FSK 調(diào)制原理的具體介紹。這只是一個比較簡單的數(shù)字頻帶調(diào)制系統(tǒng)，它只是在一個較小的方面來體現(xiàn)數(shù)字頻帶調(diào)制的特點 。 于本人學識有限，加之時間倉促，文中不免有錯誤和待改進之處，真誠歡迎各位師長、同行提出寶貴意見。 致 謝 在論文完成之際，我首先要在我設計中給我?guī)椭完P懷的老師和同學們表示最真摯的謝意。在這個設計中，我選擇 了CPLD 器件來設計 2FSK 調(diào)制器，而且用 VHDL 這種比較常用的語言進行編程，在不斷的學習中，我對這種全新的器件有了一定的了解。 整個程序的部分是完成兩個不同頻率載波選擇的部分，我將完成這部分功能的程序列舉在下。 圖 相乘法 FSK 電平為 0 開 始 產(chǎn) 生 數(shù) 字 信 號 結 束 相乘 相乘 電平為 1 輸 出 載波 f2 載波 f1 反向 圖 鍵控法調(diào)制波形 圖 相乘法調(diào)制波形 為了使得上述程序流程更加具有說服力，我另 外作了兩組鍵控法調(diào)制的波形。 圖 是鍵控法構成的程序流程，在判斷是否是“ 1”來控制不同頻率的載波通過，這樣就可以根據(jù)數(shù)字信號的數(shù)值來用載波表示數(shù)字信號；圖 是相乘法來設計流程圖，它將數(shù)字信號分為兩路，其中一路保持原信號不變，與頻率為f1 的載波直接相乘，形成數(shù)字“ 1”的 2ASK 調(diào)制，另外一路信號對應取反，再與頻率為 f2的載波直接相乘，形成數(shù)字“ 0”的 2ASK 調(diào)制，最后將兩信號相加，形成一個 2FSK 調(diào)制信號。 Clde:buffer STD_LOGIC。對引腳進行鎖定有以下幾種方法：編 輯 .ucf 文件，打開引腳定義窗口，在文件的引腳說明中鎖定引腳，在圖形編輯器中鎖定引腳。在設計分析中知道，所有的全局控制信號，包括時鐘、復位/置位和輸入 /輸出信號，對每個單獨的宏單元都是有效的，因此整片 XC95108 只需要一個時鐘輸入信號。 在本設計中，我們選用 T1 的 4 通道串行數(shù) /模轉(zhuǎn)換器 TLC5620 來完成數(shù) /模轉(zhuǎn)換功能。采樣點的個數(shù)與分辨率的大小主要取決于 CPLD 器件的容量，其中分辨率的高低還與 DAC 的位數(shù)有關。它是將當前的碼元值與前一時刻的碼元值相異或，根據(jù)所得的結果是否為數(shù)字“ 1”，從而得到是否會出現(xiàn)跳變。 圖 m 序列產(chǎn)生器 在設計中，隨機序列產(chǎn)生器輸出的信號用作數(shù)字信號。 圖 數(shù)字選擇器 當 m隨機序列產(chǎn)生數(shù)字信號“ 0”時，就在數(shù)字選擇器的選擇端輸 入“ 0” 時，就選擇 120kHz 的信號送到輸出端；當 m 隨機序列產(chǎn)生數(shù)字信號“ 1”時，就在數(shù)字選擇器的選擇端輸入“ 1” 時，就選擇 240kHz 的信號送到輸出端。 （ 2）分頻器 本次畢業(yè)設計的數(shù)據(jù)速率 ，要求產(chǎn)生一個 的正弦信號，對正弦信號每周期取 100 個采樣點，因此要求產(chǎn)生 3 個時鐘信號： （數(shù)據(jù)速率）、120kHz（產(chǎn)生 正弦信號的輸入時鐘）、 240kHz（產(chǎn)生 正弦信號的輸入時鐘）。之所以有一個數(shù) /模變換器，是因為 FSK為模擬信號，而 CPLD只能產(chǎn)生數(shù)字信號，因此，需對正弦信號采樣再經(jīng)過數(shù) /模變換得到所需的 ASK信號，我們可以選取當前的普通 CPLD 器件來產(chǎn)生正弦信號的采樣值 。 根據(jù)設計的需要選擇了 電壓輸出型 D/A 轉(zhuǎn)換器件 TLC5620，它是電壓輸出型 D/A 轉(zhuǎn)換器，采用內(nèi)置輸出放大器以低阻抗輸出，直接輸出電壓的器件僅用于高 阻抗負載，由于無輸出放大器部分的延遲，故常作為高速 D/A 轉(zhuǎn)換器 實現(xiàn)數(shù)字頻率調(diào)制的一般方法有兩種，直接調(diào)制法和鍵控法。從器件構造上來講，它可提供局域反饋（即邏輯塊內(nèi)部的不使用 PI 的宏單元反饋，對其它邏輯塊無效）和全局反饋（通過 PI 進行）。剩下的宏單元輸出在內(nèi)部仍然十分有用，因為可以通過CPLD 的可編程內(nèi)部連線能力將它們在內(nèi)部連接起來，對于其輸出僅在內(nèi)部有效的那些宏單元，有時候被稱為掩式宏單元（ buried macrocell）。設計所選用的可編程邏輯器件是 Xilinx 公司生產(chǎn)的 XC9500 系列芯片。一個芯片就可以實現(xiàn)一個復雜的數(shù)字電路系統(tǒng)；由于該產(chǎn)品即適用于短研制周期、小批量產(chǎn)品的開發(fā)，也可用于大批量產(chǎn)品的樣品復制，且開發(fā)費用低、時間短，給設計、修改帶來極大的方便 [2124]。這樣的 CPLD／FPGA 實際上就是一個子系統(tǒng)部件。 幾種方案的性能比較 由上所述，我們可以很清楚的看到，用小邏輯器件做 2FSK 調(diào)制系統(tǒng)會因為使用的器件太多而出現(xiàn)較大的延時，是調(diào)制信號失真。 用可編程邏輯器件設計 2FSK 調(diào)制器 在可編程邏輯器件的系列產(chǎn)品種類繁多的電子時代，我們就不用完全依靠硬件來實現(xiàn) 2FSK 的調(diào)制器了。所以小邏輯器件可以說是很難滿足通信系統(tǒng)的實時性要求的，我們不能用小邏輯器件來做上述的 2FSK調(diào)制器?，F(xiàn)在的小邏輯器件功能齊全，完全可以用小邏輯器件來完成上述幾個模塊的設計。 VHDL 強大的行為描述能力和程序結構，使其具有支持大規(guī)模設計進行分解，以及對已有的設計進行再利用的功能，運用 VHDL 設計系統(tǒng)硬件具有相對獨立性，設計時沒有嵌入與工藝有關的信息，對硬件的描述與具體的工藝技術和硬件結構無關；當門級或門級以上的描述通過仿真檢驗以后，再用相應的工具將設計映射成不同的工藝，這使硬件實現(xiàn)的目標器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會產(chǎn)生不 良影響。由于他們的模擬、仿真器產(chǎn)品的廣泛應用， Verilog HDL 作為一種便于使用且實用的語言逐漸被眾多設計者所接受，且于 1995 年成為 IEEE Std13641995。這種結構將有利于提高陣列資源的利用率、降低功耗。按照其單片內(nèi)的結構不同，可以將其 大致分為以下兩大類：（ 1）陣列結構擴展型。簡單的可編程邏輯器件（ PLD）是 20 世紀 70 年代出來的一種半制定芯片。二進制頻移鍵控如兩個不同頻率交替發(fā)送的ASK 信號。碼元速率指的是單位時間傳輸?shù)拇a元數(shù)，單位為碼元 /s，又稱波特，簡記為 Bd，誤碼率指的是錯誤碼元數(shù)與傳輸總碼元數(shù)之比，差錯率越小，通信的可靠性越高。由于 2FSK 傳號及空號時采用兩種不同頻率的信號，因而不需要固定的比較電壓。其中移頻鍵控是比較幾個數(shù)字信號的電壓來決定各個載波的通斷，不受所用器件電壓的影響，而且抗干擾性能僅次于移相鍵控，是一種比較好的調(diào)制方法。例如，圖 12（ b）所示的數(shù)字基帶傳輸系統(tǒng)，它的模型就不包含頻帶調(diào)制與解調(diào)環(huán)節(jié) [ 7]。