【正文】 進(jìn)行了綜合，針對(duì)不同的輸入信號(hào)和不同的輸入系數(shù)淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）17對(duì) IIR 數(shù)字濾波器進(jìn)行了仿真，仿真波形如圖 37 所示。圖 35 頂層模塊圖本課題設(shè)計(jì)的頂層文件名為 ,設(shè)計(jì)生成的邏輯符號(hào)如圖 35 所示。 、 為系數(shù)，x0、xxy0、y1為輸入信號(hào)，yout為輸出信號(hào)，圖33(b)ia1?jb中75為x0、xxy0、y1的值15和系數(shù) 、 相乘后再相加的結(jié)果，完成了補(bǔ)碼乘加ia1?jb的功能。延時(shí)模塊程序見(jiàn)附錄 1。符合設(shè)計(jì)要求。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)很容易轉(zhuǎn)換成專(zhuān)用集成電路來(lái)實(shí)現(xiàn)。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。其寄存器、I/O 引腳、時(shí)鐘資源的數(shù)目有限，沒(méi)有內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件 CPLD(Complex PLD)和現(xiàn)場(chǎng)可編程門(mén)陣列器件 FPGA(Field Programmable Gate Array)在內(nèi)的復(fù)雜 PLD 迅速發(fā)展起來(lái)，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展?；仡櫧?30 年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段:七十年代為 CAD(Computer Aide Design)階段。本方案實(shí)現(xiàn)結(jié)構(gòu)如圖 13 所示。假設(shè)輸入序列 為??)(X)(Yia1j ??)(nX位 2 的補(bǔ)碼，并以定點(diǎn)表示，并 1,對(duì)于 可以表示為：wX)( ???102)(wknknx() 式中：k 表示 的第 位，上標(biāo)為 0 的是符號(hào)位，因此可以定義一個(gè) 5bit 為)(X?變量的函數(shù) F 為： ()???),(2121knknknyx knknknknk ybxaxa210210 ????由此可以得到： ()???1)(bky ),(2121knknknyxF?? ),(0210210??nnnyxF由于 F 函數(shù)僅有 32 種可能取值，因此可以設(shè)計(jì)一個(gè) 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)。其中利用 DSPTMS320 系列芯片實(shí)現(xiàn)濾波時(shí)速度較慢，而利用 ISP 器件實(shí)現(xiàn)時(shí)，其運(yùn)算速度比 DSP 器件要快好多倍。例如巴特沃斯低通幅度特性是單調(diào)下降，而切比雪夫低通特性帶內(nèi)或帶外有上、下波動(dòng)等，對(duì)于要求任意幅度特性的濾波器，則不適合采用這種方法。與 FIR 數(shù)字濾波器相比，IIR 數(shù)字濾波器可以用較低的階數(shù)獲得高的選擇性，所用的存儲(chǔ)單元少，成本低、信號(hào)延遲小，并且 IIR 數(shù)字濾波器可以借助于模擬濾波器的設(shè)計(jì)成果，設(shè)計(jì)工作量相對(duì)較小，為此，本文就 IIR 數(shù)字濾波器進(jìn)行相關(guān)討論。本次設(shè)計(jì)采用 EDA 技術(shù)中的模塊化設(shè)計(jì)思想，就 IIR 數(shù)字濾波器中的一些關(guān)鍵電路進(jìn)行設(shè)計(jì),主要內(nèi)容包括：時(shí)序控制模塊、延時(shí)模塊、補(bǔ)碼乘加模塊、累加模塊和 IIR 數(shù)字濾波器的頂層設(shè)計(jì)。畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)學(xué)生姓名 學(xué) 號(hào) 170602045院 (系) 物理與電子電氣工程學(xué)院專(zhuān) 業(yè) 電子信息科學(xué)與技術(shù)題 目 基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計(jì)指導(dǎo)教師 教授/碩士2020 年 5 月淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）1摘 要:本課題采用一種基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計(jì)方案,首先分析了 IIR 數(shù)字濾波器的原理及設(shè)計(jì)方法，然后通過(guò) QUARTUSⅡ的設(shè)計(jì)平臺(tái)，采用自頂向下的模塊化設(shè)計(jì)思想將整個(gè) IIR 數(shù)字濾波器分為：時(shí)序控制、延時(shí)、補(bǔ)碼乘加和累加四個(gè)功能模塊。分別對(duì)各模塊采用 VHDL 進(jìn)行描述后，進(jìn)行了仿真和綜合，取得了較好的設(shè)計(jì)效果。 IIR 數(shù)字濾波器的基本結(jié)構(gòu)IIR 數(shù)字濾波器有直接型、級(jí)聯(lián)型和并聯(lián)型三種基本結(jié)構(gòu)。下述介紹的在數(shù)字域直接設(shè)計(jì) IIR 數(shù)字濾波器的設(shè)計(jì)方法，其特點(diǎn)是適合設(shè)計(jì)任意幅度特性的濾波器。FPGA 的實(shí)現(xiàn)包括其自帶的核的實(shí)現(xiàn)方法和自編程實(shí)現(xiàn)方法。數(shù)據(jù)輸入 串行移入 SR1 和 SR2，由抽頭處得到 ，每計(jì)算出一個(gè) 值后，nx knknx21,?ny便并行加載到 SR3 中，然后串行移入 SR4，并在抽頭處得到 和 。 圖 13 中的 作為 FPGA 接口上的 A/D 器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的)(nX數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并且其和向左移一位，以實(shí)現(xiàn)乘2 運(yùn)算。這個(gè)階段主要分別研制了一個(gè)個(gè)單獨(dú)的軟件工具，主要有電路模擬、邏輯模擬、版圖編輯、PCB 布局布線(xiàn)等，通過(guò)計(jì)算機(jī)的使用，從而可以把設(shè)計(jì)人員從大量繁瑣、重復(fù)的計(jì)算和繪圖工作中解脫出來(lái)。FPGA 具備陣列型 PLD 的特點(diǎn)，結(jié)構(gòu)又類(lèi)似掩膜可編程門(mén)陣列，因而具有更高的集成度和更強(qiáng)大的邏輯實(shí)現(xiàn)功能，使設(shè)計(jì)變得更加靈活和易實(shí)現(xiàn)。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程在高層次上完成，這一方面有利于提高了設(shè)計(jì)的效率。所以本次設(shè)計(jì)采用利用 VHDL 語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)方法。時(shí)序控制模塊程序見(jiàn)附錄 1。 補(bǔ)碼乘加模塊的設(shè)計(jì)與仿真結(jié)果分析補(bǔ)碼乘加模塊主要用來(lái)實(shí)現(xiàn)輸入序列 、 與系數(shù) 、 分別相乘后再相加??)(nX)(Yiaib的過(guò)程。補(bǔ)碼乘加模塊程序見(jiàn)附錄1。頂層模塊設(shè)計(jì)程序見(jiàn)附錄 1。并將仿真值和計(jì)算值進(jìn)行了比較，如表 中所示。圖 38 給出了一個(gè)四階 IIR 數(shù)字濾波器實(shí)現(xiàn)的原理圖，具體的工作原理與二階 IIR 數(shù)字濾波器類(lèi)似，在此本節(jié)即不再細(xì)述?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）21參考文獻(xiàn)[1] 劉凌，胡永生譯．?dāng)?shù)字信號(hào)處理的 FPGA 實(shí)現(xiàn)[M]．北京：清華大學(xué)出版社．2020．[2] 丁玉美，高西全．?dāng)?shù)字信號(hào)處理[M]．西安：西安電子科技大學(xué)出版社．2020．[3] 潘松，黃繼業(yè)．EDA 技術(shù)實(shí)用教程[M]．北京：科學(xué)出版社．2020．[4] 潘松，王國(guó)棟．VHDL 實(shí)用教程[M]．成都：電子科技大學(xué)出版社．2020．[5] 倪向東．基于 FPGA 的四階 IIR 數(shù)字濾波器[J]．電子技術(shù)應(yīng)用，2020．[6] 王衛(wèi)兵．高階 IIR 數(shù)字濾波器的 FPGA 描述[J]．電子元器件，2020:34．[7] 黃任．VHDL 入門(mén)use 。clk_reg=not clk and not clk_en。)then if( counter6)then clk_en=39。 end if。entity delay is port (clk:in std_logic。signal reg_y0,reg_y1:std_logic_vector(8 downto 0)。elsif (clk39。 實(shí)現(xiàn)延時(shí)end if?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）25補(bǔ)碼乘加模塊程序library ieee。end smultadd1。039。tbn=tmpb(4)。 when (tbn=39。139。 then t=000。ytmp=ytmp+p。yout(7 downto 0)=tppp。use 。architecture bhv of addyn issignal y_out,y_ou:std_logic_vector(8 downto 0)。 y_out=y_ou+y_out。use 。 clk_reg,clk_regbt:out std_logic )。end ponent。 yout:in std_logic_vector(8 downto 0)。U3 : smultadd1 port map(clk_reg,clk_regbt,a0,a1,a2,b0,b1,f0,f1,f2,f3,f4,e )。end struc注：常用VHDL庫(kù)有IEEE標(biāo)準(zhǔn)庫(kù)，STD庫(kù)和WORK庫(kù)。end ponent。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。ponent delayport (clk:in std_logic。 res:in std_logic。 end if 。139。use 。end if。139。039。p=(others=39。) else tb。139。tmpb=x0 when t=0 elsex1 when t=1 elsex2 when t=2 elsey0 when t=3 elsey1 when t=4 else (others=39。signal t:std_logic_vector(2 downto 0)。use 。x1=reg_x1。139。139。