基于vhdl的數(shù)字鐘動(dòng)態(tài)掃描顯示電路設(shè)計(jì)(完整版)
【正文】 e38 38 譯碼器模塊將輸入的 3 位二進(jìn)制 000— 101 進(jìn)行譯碼，對(duì)每一組二進(jìn)制數(shù)，使得只有一路有輸出，產(chǎn)生的信號(hào)成為數(shù)據(jù)選擇器的片選信號(hào)。 二、動(dòng)態(tài)掃描顯示控制器的設(shè)計(jì)： （ ） 6位動(dòng)態(tài)掃描顯示控制器的整體框圖如圖所示，它由六進(jìn)制計(jì)數(shù)器， 38譯碼器，數(shù)據(jù)選擇器，掃描控制電路，七段顯示譯碼器等組成。 一、電路設(shè)計(jì)的基本原理 （ ）動(dòng)態(tài)顯示原理： N 個(gè) LED 數(shù)碼管以靜態(tài)方式顯示時(shí)，需用到 8 n 條引出端線，通常 器件輸出端的引腳是有限的，因此對(duì)于多個(gè) LED數(shù)碼管，可以考慮采用循環(huán)顯示的動(dòng)態(tài)掃描方法，即在一個(gè)數(shù)碼管顯示之后另一個(gè)數(shù)碼管立即顯示，利用人眼的視覺暫留特性，可以達(dá)到多個(gè)數(shù)碼管同時(shí)顯示的效果。在這個(gè)階段，人們開始追求貫徹整個(gè)系統(tǒng)設(shè)計(jì)的自動(dòng)化，可以從繁重的設(shè)計(jì)工作中徹底解脫出來(lái)，把精力集中在創(chuàng)造 性的方案與概念構(gòu)思上，從而可以提高設(shè)計(jì)效率，縮短產(chǎn)品的研制周期。如果掃描的速度足夠快，其頻率大于40HZ,如 1kHZ，可實(shí)現(xiàn) 6個(gè)數(shù)碼管的動(dòng)態(tài)掃描顯示。 三、 VHDL模塊設(shè)計(jì) （ ）語(yǔ)言的基本結(jié)構(gòu) 一個(gè)獨(dú)立的設(shè)計(jì)實(shí)體通常包括：實(shí)體（ ENTITY）、結(jié)構(gòu)體（ ARCHITECTURE）、配置（ CONFIGURATION）、包集合（ PACKAGE）、和庫(kù)（ LIBRARY） 5個(gè)部分。 圖九、總體設(shè)計(jì)仿真圖 ()數(shù)字鐘的動(dòng)態(tài)掃描總體電路圖如圖十所示： 圖十、動(dòng)態(tài)掃描電路的總體電路圖 結(jié)束語(yǔ)： VHDL層次化設(shè)計(jì)是分層次，分模塊地進(jìn)行描述。程序中設(shè)計(jì)了四種元件 ,采用配置的方式分別將其實(shí)體和結(jié)構(gòu)體相連結(jié)。 sel :out std_logic_vector(2 downto 0)。 y:out std_logic_vector(5 downto 0))。 led7s:out std_logic_vector(6 downto 0))。 A4:dec7s port map(y_l24xuan4,led7s)。 end count6。) then if(en=39。 end process。 end if。 use 。 when 100=y=010000。 decode38 l24xuan4c library ieee。 begin s=st。 sel=011。 end process。 end dec7s。 when 0111=led7s=1111111。 dec7s 。 when others=led7s=0000000。 when 0001=led7s=0110000。 configuration l24xuan4c_con of l24xuan4c is for bhv2 end for。 sel=100。 sel=000。 entity l24xuan4c is port(no1,no2,no3,no4,no5,no6:in std_logic_vector(3 downto 0)。 when others=y=000000。 y:out std_logic_vector(5 downto 0))。 end process。event
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