【正文】 值、可表示的最小值和最大值及可表示的規(guī)格化數(shù)的總個數(shù)。而在有向量、數(shù)組數(shù)據(jù)表示的向量處理機(jī)上，硬件上設(shè)置有豐富的賂量或陣列運(yùn)算指令，配有流水或陣列方式處理的高速運(yùn)算器，不僅能快速形成向量、數(shù)組的元素地址，更重要的是便于實(shí)現(xiàn)把向量各元素成塊預(yù)取到中央處理機(jī)，用一條向量、數(shù)組指令流水或同時對整個向量、數(shù)組高速處理．如讓硬件越界判斷與元素運(yùn)算并行。 ？描述符數(shù)據(jù)表示與向量數(shù)據(jù)表示對向量數(shù)據(jù)結(jié)構(gòu)所提供的支持有什么不同？ 答： 標(biāo)志符數(shù)據(jù)表示與描述符數(shù)據(jù)表示的差別是標(biāo)志符與每個數(shù)據(jù)相連，合存于同一存儲單元，描述單個數(shù)據(jù)的類型特性。不同的數(shù)據(jù)表示可為數(shù)據(jù)結(jié)構(gòu)的實(shí)現(xiàn)提供不同的支持，表現(xiàn)在實(shí)現(xiàn)效率和方便性不同。 ？ 答：計(jì)算機(jī)系統(tǒng)的3T性能目標(biāo)是1TFLOPS計(jì)算能力，1TBYTE主存容量和1TBYTES的I/O帶寬第二章　數(shù)據(jù)表示與指令系統(tǒng)？確定和引入數(shù)據(jù)表示的基本原則是什么？ 答：它主要應(yīng)解決：處理機(jī)間互連等硬件結(jié)構(gòu)，進(jìn)程間的同上步和通訊，多處理機(jī)調(diào)度等問題。 （3）在CPU和主存之間增設(shè)Cache存儲器，以克服因主存訪問速率過低而造成的系統(tǒng)性能瓶頸。虛擬存貯器、程序狀態(tài)字、“啟動I/O”指令，對系統(tǒng)程序員是不透明的，而對應(yīng)用程序員卻是透明的。 （匯編）語言程序員看，以下哪些是透明的？ 指令地址寄存器；指令緩沖器；時標(biāo)發(fā)生器；條件寄存器；乘法器；主存地址寄存器；磁盤外設(shè)；先行進(jìn)位鏈；移位器；通用寄存器；中斷字寄存器。綜上所述，系統(tǒng)結(jié)構(gòu)的設(shè)計(jì)必須結(jié)合應(yīng)用考慮，為軟件和算法的實(shí)現(xiàn)提供更多更好的支持，同時要考慮可能采用和準(zhǔn)備采用的組成技術(shù)。但對面向寄存器的系統(tǒng)結(jié)構(gòu)還要求寄存器能同時被訪問，而對面向主存的三地址尋址方式的系統(tǒng)結(jié)構(gòu)并無此要求，倒是要求能同時形成多個訪存操作數(shù)地址和能同時訪存。如主存器件可用雙極型的，也可用MOS型的；可用VLSI單片，也可用多片小規(guī)模集成電路組搭。如IBM370系列有11121315168等由低檔到高檔的多種型號機(jī)器。 、計(jì)算機(jī)組成與計(jì)算機(jī)實(shí)現(xiàn)之間的相互關(guān)系與影響。 答：第4級上等效程序需運(yùn)行：(N/M)*(N/M)*(N/M)*Ks。 范文范例參考第一章　計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的基本概念，每級的指令互不相同，每一級的指令都比其下一級的指令在效能上強(qiáng)M倍，即第i級的一條指令能完成第i1級的M條指令的計(jì)算量。 note: 軟件和硬件在邏輯功能上是等效的，原理上，軟件的功能可用硬件或固件完成，硬件的功能也可用軟件模擬完成。 答： 從匯編語言、機(jī)器語言程序設(shè)計(jì)者看到的概念性結(jié)構(gòu)相同，均是由中央處理機(jī)/主存，通道、設(shè)備控制器，外設(shè)4級構(gòu)成。 又如微程序控制是組成影響結(jié)構(gòu)的典型。應(yīng)避免過多地或不合理地限制各種組成、實(shí)現(xiàn)技術(shù)的采用和發(fā)展，盡量做到既能方便地在低檔機(jī)上用簡單便宜的組成實(shí)現(xiàn)，又能在高檔機(jī)上用復(fù)雜較貴的組成實(shí)現(xiàn)，這樣，結(jié)構(gòu)才有生命力；組成設(shè)計(jì)上面決定于結(jié)構(gòu)，下面受限于實(shí)現(xiàn)技術(shù)。組成和實(shí)現(xiàn)的權(quán)衡取決于性能價格比等因素；結(jié)構(gòu)、組成和實(shí)現(xiàn)所包含的具體內(nèi)容隨不同時期及不同的計(jì)算機(jī)系統(tǒng)會有差異。 答：對應(yīng)用程序員透明的有：系列機(jī)各檔不同的數(shù)據(jù)通路寬度；Cache存儲器；指令緩沖寄存器；虛擬存儲器；程序狀態(tài)字；“啟動I/O”指令。 （4）為解決計(jì)算誤差較大，將機(jī)器中浮點(diǎn)數(shù)的下溢處理方法由原來的恒置“1”法，改為用ROM存取下溢處理結(jié)果的查表舍入法。就要在相當(dāng)長的時期里保證系統(tǒng)結(jié)構(gòu)基本不變，因此在確定系列結(jié)構(gòu)時要非常慎重。陣列處理機(jī)主要通過資源重復(fù)實(shí)現(xiàn)空間上的并行。 數(shù)據(jù)表示是能由硬件直接識別和引用的數(shù)據(jù)類型。數(shù)據(jù)表示和數(shù)據(jù)結(jié)構(gòu)是軟件、硬件的交界面。描述符是與數(shù)據(jù)分開存放，用于描述向量、數(shù)組等成塊數(shù)據(jù)的特征。這些比起用與向量、陣列無關(guān)的機(jī)器語言和數(shù)據(jù)表示串行實(shí)現(xiàn)要高效的多。而堆棧型機(jī)器則不同，表現(xiàn)在：(1)有高速寄存器組成的硬件堆棧，并與主存中堆棧區(qū)在邏輯上組成整體，使堆棧的訪問速度是寄存器的，容量是主存的；(2)豐富的堆棧指令可對堆棧中的數(shù)據(jù)進(jìn)行各種運(yùn)算和處理；(3)有力地支持高級語言的編譯；(4)有力地支持子程序的嵌套和遞歸調(diào)用。 解： 可表示的最小值=rm^(最小階)*最小尾數(shù)值=rm^0*rm^(1)=rm^(1)。 解 解：比如地址空間很大，1024，就是分成16個塊，塊號放在寄存器中，塊內(nèi)地址放在地址位中，寄存器內(nèi)容和地址位結(jié)合，就能達(dá)到要求了。設(shè)指令字長為12位．每個地址碼長為3位。減去3地址指令的4條，有4*2^6=256條，但由于韙目要求要有255條，所以剩下一個編碼，已經(jīng)用了9位的全部編碼，最后零地址指令（全部12位都可作為操作碼的編碼）還有1*2^3=8 (這是12位編碼中最后三位的）若只要求254種，則可以有（256254）*2^3=16條 。 ^(1666)=2^4=16條， 現(xiàn)雙地址指令有X條, ∴單地址指令最多為(16X)2^6=256條 ?簡要列舉包括操作碼和地址碼兩部分的指令格式優(yōu)化可采用的各種途徑和思路。①操作碼的優(yōu)化 (1)僅根據(jù)使用頻率，不考慮其它要求，設(shè)計(jì)出全Huffman操作碼，計(jì)算其平均碼長。(4)兩種指令格式如下圖所示： 2位 3位 3位OP R1 R2操作碼 寄存器1 寄存器25位 3位 3位 5位OP R1 X d操作碼 寄存器1 變址寄存器 相對位移 主存邏輯地址(2)邏輯實(shí)現(xiàn)用硬聯(lián)和微程序相結(jié)合。 RISC的問題； (3)可擴(kuò)充性好。(2)控制較為復(fù)雜?！?”對應(yīng)于開放，“0”對應(yīng)于屏蔽，各級中斷處理程序的中斷級屏蔽位設(shè)置如下： 中斷處理程序級別中斷級屏蔽位1級2級3級4級第1級0000第2級1010第3級1000第4級1010(2)如果所有的中斷處理都各需3個單位時間，中斷響應(yīng)和中斷返回時間相對中斷處理時間少得多。 繼續(xù)響應(yīng)并處理第2級中斷處理請求，結(jié)束后返回用戶程序。字節(jié)多路通道適用于連接大量的像光電機(jī)等字符類低速設(shè)備。數(shù)組多路通道適合于連接多臺象磁盤等高速設(shè)備。表35 設(shè)備ABCDEF發(fā)申請間隔(μs)答: 如果字節(jié)多路通道上所掛設(shè)備臺數(shù)為m,設(shè)備的速率為fi，為了不丟失信息，應(yīng)滿足： fi也就是設(shè)備發(fā)出字節(jié)傳送請求間隔時間(500μs)的倒數(shù)，所以： (2)設(shè)備B,C,E,F可以掛在此通道上，設(shè)備A,D則不能。思路二：從傳送字節(jié)時間上入手。 (3)在2中各設(shè)兩個字節(jié)的緩沖區(qū)即可。選擇通道C:500KB/s。 根據(jù)題意，模m多分體交叉的最大頻寬為：分體數(shù)*單體頻寬=m*分體的寬度/分體的存取周期=m*4B/2μs，*m*4/2=4。說明哪個會發(fā)生段失效、頁面或保護(hù)失效失效。當(dāng)使用LRU算法替換時，為獲得最高命中率，至少應(yīng)分配給該程序幾個實(shí)頁？其可能的最高命中率為多少？ ，分時運(yùn)行兩道程序。試問為這兩首程序的數(shù)組分別分配多少個實(shí)頁最為合適？為什么？ 解答： 分析使用LRU算法對程序X的頁地址流進(jìn)行堆棧處理的過程可知，分配給程序X的數(shù)組5個實(shí)頁最為合適。請?jiān)O(shè)計(jì)該地址變換機(jī)構(gòu)，內(nèi)容包括： (1)畫出其虛、實(shí)地址經(jīng)快表變換之邏輯結(jié)構(gòu)示意圖； (2)相聯(lián)寄存器組中每個寄存器的相聯(lián)比較位數(shù)； (3)相聯(lián)寄存器組中每個寄存器的總位數(shù)； (4)散列變換硬件的輸入位數(shù)和輸出位數(shù)； (5)每個相等比較器的位數(shù)； (6)快表的總?cè)萘浚ㄒ晕粸閱挝唬?2)相聯(lián)寄存器組中每個寄存器的相聯(lián)比較位數(shù)為10（與虛地址中的用戶號寬度對應(yīng)） (4)散列變換硬件的輸入位數(shù)為14位（虛頁號寬度+相聯(lián)寄存器中ID的寬度），輸出位數(shù)為8位（與主存中的實(shí)頁號寬度對應(yīng)） 把地址流轉(zhuǎn)換為頁地址流，以第一個虛地址流轉(zhuǎn)換為頁地址流為例說明：求模公式為：INT（地址/頁面大?。?，就是把地址整除于頁面大小，得INT（20/200）=0，下同，所以頁地址流為：0,0,1,1,0,3,1,2,2,4,4,3 試分析上述各建議對命中率的影響情況。(4)FIFO改為LRU，并增大主存容量(頁數(shù))，一般可使命中率有較大提高。用按地址訪問存儲器構(gòu)成相聯(lián)目錄表實(shí)現(xiàn)主存地址到Cache地址的變換，并約定用4個外相等比較電路。 相聯(lián)目錄表的總位數(shù)=表中子目錄表的個數(shù)*每個子目錄表的位數(shù)*相聯(lián)目錄表的行數(shù)=4*(nd+s39。主存共分8個塊(0~7),Cache為4個塊(0~3),采用組相聯(lián)映象，組內(nèi)塊數(shù)為2塊，替換算法為近期最少使用算法(LRU)。圖中標(biāo)*號的是候選替換塊的塊號，H：命中。 ，LRU替換算法的Cache存儲器，發(fā)現(xiàn)等效訪問速度不高，為此建議： (1)增大主存容量。 第五章　重疊、流水和向量處理機(jī)、分析與執(zhí)行3步，每步的時間相應(yīng)為t取指、t分析、t執(zhí)行, (1)分別計(jì)算下列幾種情況下，執(zhí)行完100條指令所需時間的一般關(guān)系式： 。(2)在t取指=t分析=t執(zhí)行=1的情況下，執(zhí)行完100條指令所需時間： 在t取指=t執(zhí)行=t分析=2的情況下，執(zhí)行完100條指令所需時間： η=3/11。為提高流水線效率可采用瓶頸希再細(xì)分和瓶頸段并聯(lián)兩種主要途徑來克服速度瓶頸。 (2)與(1)基本相同，只是乘法部件和加法部件可并行。 圖0511 向量A*B的點(diǎn)積為A*B=(8)∑(i=1)ai*bi=a1*b1+a2*b2+a3*b3+a4*b4+a5*b*+a6*b*+a7*b7+a8*b8,共需8次乘法和7次加法。按調(diào)度方案（2，5）輸入6個任務(wù)時的時空圖如圖0515所示： 實(shí)際吞吐率TP=6/25(任務(wù)/拍)。所以向量指令組全部完成需要72(拍)。 請分別畫出在常規(guī)標(biāo)量流水處理機(jī)及度m均為4的超標(biāo)量處理機(jī)、超長指令字處理機(jī)、超流水線處理機(jī)上工作的時空圖，分別計(jì)算它們相對常規(guī)標(biāo)量流水處理機(jī)的加速比Sp。PE0(PU0)至少需經(jīng)三步步才能將信息傳送至PUPUPUPU10。試選擇所用互連網(wǎng)絡(luò)類型、控制方式，并畫出該互連網(wǎng)絡(luò)的拓補(bǔ)結(jié)構(gòu)和各級交換開關(guān)狀態(tài)圖。 、...、F共16個處理器之間實(shí)現(xiàn)多級立方體互連的互連網(wǎng)絡(luò)，采用級控制信號為1100(從右至左分別控制第0級至第3級)時，9號處理器連向哪個處理器？ 解答：多級立方體互連網(wǎng)絡(luò)的圖和第3題的圖基本一致，不同之處在于，第0、1級的開關(guān)狀態(tài)為直連，第3級的開關(guān)狀態(tài)為交換。 ，當(dāng)?shù)趇級(0=i=2)為直連狀態(tài)時，不能實(shí)現(xiàn)哪些結(jié)點(diǎn)之間的通信？為什么？反之，當(dāng)?shù)趇級為交換狀態(tài)呢？ 解答：當(dāng)?shù)趇級為直連狀態(tài)時，不能實(shí)現(xiàn)入、出兩端的處理器二進(jìn)制編碼的編號中，第Pi位取反的處理器之間的連接。例如，第0級為交換狀態(tài)時，入端號為0的處理器僅能與出端號為1的處理器進(jìn)行數(shù)據(jù)傳送，不能與出端號為0的處理器進(jìn)行數(shù)據(jù)傳送。 解答：互連函數(shù)的一般式為：Cubei(P3P2P1P0)=(￣P3P2￣P1￣P0)。 (3)若N=8,計(jì)算出一次通過能實(shí)現(xiàn)的置換數(shù)占全部排列數(shù)的百分比。實(shí)現(xiàn)N=8的立方體全排列多級網(wǎng)絡(luò)及交換形狀狀態(tài)如下圖所示 *8矩陣A=(aij)，順序存放在存儲器的64個單元中，用什么機(jī)關(guān)報單級互連網(wǎng)絡(luò)可實(shí)現(xiàn)對該矩陣的轉(zhuǎn)置變換？總共需要傳送多少步？ 解答： 采用單級混洗互連網(wǎng)絡(luò)可實(shí)現(xiàn)對8*8矩陣的轉(zhuǎn)置變換，共需傳送3步。因?yàn)榻粨Q開關(guān)的直連狀態(tài)被定義為i入連i出，j入連j出，所以，反映出實(shí)現(xiàn)互連的入、出端號的二進(jìn)制碼中的Pi位是不能變反的，其它的各位可以不變，也可以變反。(5,F) (0101,1111) (A,0) (1010,0000) (6,C) (0110,1100) (8,2) (1000,0010) 該互連網(wǎng)絡(luò)的拓補(bǔ)結(jié)構(gòu)和各級交換開關(guān)狀態(tài)圖如下圖所示： 剖析：從處理器號的配對傳送關(guān)系可以轉(zhuǎn)成處理器二進(jìn)制編號的配對傳送關(guān)系： (5)7號處理器 剖析：由題意知，有16個處理器，即N=16,n=log2(N)=log2(16)=4。(3)12號處理器 當(dāng)互連函數(shù)分別為 (1)Cube3 (2)PM2+3 (3)PM20 (4)Shuffle (5)Shuffle(Shuffle) 時，第13號處理器各連至哪一個處理器？ 解答：(1)5號處理器 在流水線中設(shè)置相關(guān)直接通路解決局部相關(guān)； 用猜測法解決全局相關(guān)； 設(shè)置向后8條檢查，加快短循環(huán)程序的處理； 對流水線的中斷處理用不精確斷點(diǎn)法。 (4)處理器有乘、加法兩條流水線，可同時工作，各由5段構(gòu)成，每段經(jīng)過時間為1拍。由圖可見，完成全部運(yùn)算最少需要18△t。如果將瓶頸子過程2和3均細(xì)分成兩個子過程，則時空圖如圖0508所示： 圖0507 (3)只有當(dāng)連續(xù)輸入流水線的指令足夠多時，流水線的實(shí)際吞吐率和效率才會提高。 求(10)∑(i=1)Ai需要的最知時間是170ns。 “執(zhí)行k”、“分析k+1”、“取指k+2”重疊。 ，于是申請到一批有限的經(jīng)費(fèi)，為能發(fā)揮其最大經(jīng)濟(jì)效益，有人建議你再買一些同樣速度的Cache片子以擴(kuò)充其容量。(2)增大Cache的塊數(shù)(塊的大小不變)一般將使Cache的命中率Hc上升，從而使ta下降，從而提高Cache