【正文】 N OTHERS =N=1111。 WHEN00101=N=0010。 KEY_DECODER:BLOCK SIGNAL Z:STD_LOGIC_VECTOR(4 DOWNTO 0)。 CLK_DEBOUNCE=C_DEBOUNCE。THEN Q=Q+1。 FLAG_N=FN。 SIGNAL C_KEYBOARD:STD_LOGIC_VECTOR(1 DOWNTO 0)。 CLK_CTR:OUT STD_LOGIC。USE 。 D_OUT1=NOT Q1。 THEN DO=NOT Q1。BEGINVCC=39。 D_OUT,D_OUT1:OUT STD_LOGIC)。 END PROCESS。039。039。b0000000。b1110000。 439。d2:{a,b,c,d,e,f,g}=739。 reg a,b,c,d,e,f,g。門禁系統(tǒng)激活上鎖圖 47 電子門禁系統(tǒng)的三種模式及關(guān)系 門禁系統(tǒng)顯示電路的設(shè)計(jì)門禁系統(tǒng)顯示電路的設(shè)計(jì)比較簡(jiǎn)單，這里直接采用四個(gè)47譯碼器來(lái)實(shí)現(xiàn)。圖 46 CTRL的框圖輸入文字模式 功能按鍵輸入的響應(yīng)控制(1) 清除鍵：清除所有的輸入數(shù)字。按鍵存儲(chǔ)電路可以使用移位寄存器構(gòu)成。D0=0，D1=1也是如此。圖 43 Debouncing的框圖彈跳消除電路的實(shí)現(xiàn)原理如圖44所示，先將鍵盤的輸入信號(hào)D_IN作為電路的輸入信號(hào)，CLK是電路的時(shí)鐘脈沖信號(hào)，也就是取樣信號(hào)，D_IN經(jīng)過(guò)兩級(jí)D觸發(fā)器延時(shí)后再使用RS觸發(fā)器處理。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號(hào)或信號(hào)序列。例如現(xiàn)在的掃描信號(hào)為1011，代表目前正在掃描9這一排的按鍵，如果這排當(dāng)中沒(méi)有按鍵被按下的話，則由KX2KX0讀出的值為111；反之當(dāng)7這個(gè)按鍵被按下的話，則由KX2KX0讀出的值為011。(2) 門禁系統(tǒng)控制電路包括按鍵數(shù)據(jù)的緩沖存儲(chǔ)電路，密碼的清除、變更、存儲(chǔ)、激活電鎖電路（寄存器清除信號(hào)發(fā)生電路），密碼核對(duì)（數(shù)值比較電路），解鎖電路（開(kāi)/關(guān)門鎖電路）等幾個(gè)小的功能電路。3 門禁系統(tǒng)總體方案 系統(tǒng)概述作為通用門禁系統(tǒng)，主要有各個(gè)部分組成：數(shù)字密碼輸入電路、門禁系統(tǒng)控制電路和門禁系統(tǒng)顯示電路。 (7) 生產(chǎn)。 (3) 設(shè)計(jì)編譯。 FPGA設(shè)計(jì)流程MAX+PLUSII 曾經(jīng)被普遍認(rèn)為是最優(yōu)秀的PLD開(kāi)發(fā)平臺(tái)之一，適合開(kāi)發(fā)中小規(guī)模PLD/FPGA。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 （7） Opencore特征 Max+plusⅡ軟件具有開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。(2) 采用總線通訊方式它的優(yōu)點(diǎn)是投資小，通訊線路專用。(3) 生物識(shí)別:通過(guò)檢驗(yàn)人員生物特征等方式來(lái)識(shí)別進(jìn)出，有指紋型、虹膜型、面部識(shí)別型。缺點(diǎn)是同時(shí)只能容納三組密碼，只能單向控制。近幾年，隨著智能卡技術(shù)、生物識(shí)別技術(shù)的發(fā)展，門禁系統(tǒng)得到了飛躍式的發(fā)展，進(jìn)入了成熟期，它們?cè)诎踩?、方便性、易管理性等方面都各有特長(zhǎng)，門禁系統(tǒng)的應(yīng)用領(lǐng)域也越來(lái)越廣。在實(shí)際應(yīng)用中，由于程序容易跑飛，系統(tǒng)的可靠性能較差。研究這種門禁系統(tǒng)的初衷，是提高門的安全性，因?yàn)殡娮渔i的密鑰量(密碼量)極大，可以和機(jī)械鎖配合，避免因鑰匙被仿制而出現(xiàn)的問(wèn)題。電子鎖里保存著當(dāng)前開(kāi)門密碼，以及用戶第一次使用用戶卡時(shí)的用戶卡號(hào)和加密位。用戶憑用戶卡在門上隨時(shí)更改開(kāi)門密碼，更新或配制鑰匙里的開(kāi)門密碼。因?yàn)槿藗償y帶的鑰匙很多已成累贅，而電子密碼鎖門禁系統(tǒng)只需記住一組密碼，無(wú)需攜帶金屬鑰匙，免除了人們的煩惱。本課題設(shè)計(jì)一個(gè)具有較高安全性能和較低成本的通用門禁系統(tǒng)，能夠?qū)崿F(xiàn)如下功能：(1) 數(shù)碼輸入：每按下一個(gè)數(shù)字鍵，就輸入一個(gè)數(shù)值，并在顯示器上的最右方現(xiàn)實(shí)出該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依序左移一個(gè)數(shù)字位置。門禁系統(tǒng)是新型現(xiàn)代化安全管理系統(tǒng)，它集微機(jī)自動(dòng)識(shí)別技術(shù)和現(xiàn)代安全管理措施為一體，涉及電子、機(jī)械、光學(xué)、計(jì)算機(jī)技術(shù)、通訊技術(shù)，生物技術(shù)等諸多新技術(shù)。②亂序鍵盤型(鍵盤上的數(shù)字不固定，不定期自動(dòng)變化)：優(yōu)點(diǎn)是操作方便，無(wú)須攜帶卡片，安全系數(shù)稍高。優(yōu)點(diǎn)：從識(shí)別角度來(lái)說(shuō)安全洼極高；無(wú)須攜帶卡片。缺點(diǎn)是由于受總線負(fù)載能力的約束，系統(tǒng)規(guī)模一般比較小；無(wú)法實(shí)現(xiàn)真正意義上的實(shí)時(shí)監(jiān)控；受總線傳輸距離影響(理論上可達(dá)1200米，實(shí)際施工中能達(dá)到400一600米就已算比較遠(yuǎn)了)，不適用于點(diǎn)數(shù)分散的場(chǎng)合。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 FPGA簡(jiǎn)介FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。因此，F(xiàn)PGA的使用非常靈活。 在這里我們可以先看一看用FPGA／CPLD開(kāi)發(fā)工具進(jìn)行電路設(shè)計(jì)的一般流程，通?？蓪PGA/CPLD設(shè)計(jì)流程歸納為以下7個(gè)步驟，這與ASIC設(shè)計(jì)有相似之處。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過(guò)程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。布線和后仿真完成之后，就可以開(kāi)始ASCI或PLD芯片的投產(chǎn)。作為電子密碼瑣的輸入電路，可供選擇的方案有數(shù)字機(jī)械式鍵盤和觸摸式鍵盤等多種。(3) 七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼。根據(jù)上面所述原理，我們可得到各按鍵的位置與數(shù)碼關(guān)系如表41所示。(2) 鍵盤掃描電路掃描電路的作用是用來(lái)提供鍵盤掃描信號(hào)（）的，掃描信號(hào)變化的順序依次為11101101101101111110……依序的周而復(fù)始。CLKD_INOFFOFFS QR QD_OUTNOTNOTAND2AND2D0D1VCCPRND QCLRNPRND QCLRN圖 44 彈跳消除電路的內(nèi)部實(shí)現(xiàn)原理圖此處RS觸發(fā)器的前端連接和非門的處理原則是：①因?yàn)橐话闳说陌存I速度至多是10秒/次，亦即一次按鍵時(shí)間是100ms，所以按下的時(shí)間可估算為50ms。 總之，必須取樣到兩次1才會(huì)輸出1，兩次0才會(huì)輸出0。本設(shè)計(jì)將采用串行輸入/串行輸出（Serial In/Serial Out）移位寄存器硬件作為按鍵存儲(chǔ)電路。即做歸零動(dòng)作。開(kāi)始輸入4位數(shù)字，在輸入數(shù)字時(shí)可能使用到清除鍵開(kāi)鎖工作模式顯示電路框圖如圖48。 always (in) begin case(in[3:0]) 439。b1101101。d5:{a,b,c,d,e,f,g}=739。 439。 endcaseendendmodule 門禁系統(tǒng)的整體組裝設(shè)計(jì)將前面各個(gè)設(shè)計(jì)好的功能模塊進(jìn)行整合，可得到一個(gè)完整的門禁系統(tǒng)系統(tǒng)的整體組裝設(shè)計(jì)原理圖，如圖49系統(tǒng)外部框圖和410系統(tǒng)內(nèi)部結(jié)構(gòu)圖所示。 AND PRN=39。 THEN Q=39。END ARCHITECTURE ART。END ENTITY DEBOUNCING。139。 D1=D0。END ARCHITECTURE ART。ENTITY KEYBOARD IS PORT(CLK_1K:IN STD_LOGIC。 CLK_DEBOUNCE:OUT STD_LOGIC )。 SIGNAL C_DEBOUNCE:STD_LOGIC。 FLAG_F=FF。 END IF。 SEL= 1110WHEN C_KEYBOARD=0 ELSE 1101WHEN C_KEYBOARD=1 ELSE 1011WHEN C_KEYBOARD=2 ELSE 0111WHEN C_KEYBOARD=3 ELSE 1111。 BEGIN PROCESS(CLK) BEGIN Z=C_KEYBOARDamp。 WHEN00110=N=0011。 END CASE。 END CASE。圖 52 門禁系統(tǒng)輸入電路仿真結(jié)果圖 為便于觀測(cè)有關(guān)結(jié)果，仿真時(shí)假設(shè)CLK_1K為512HZ，相應(yīng)地，程序中的有關(guān)語(yǔ)句改為“C_DEBOUNCE=Q(1)。ENTITY CTRL IS PORT(DATA_N:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE ART OF CTRL IS SIGNAL ACC,REG:STD_LOGIC_VECTOR(15 DOWNTO 0)。R0=FLAG_F。139。 NC =NV+1。139。 ELSIF DATA_F(0)=39。039。 ENLOCK=QA AND NOT QB。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時(shí)鐘信號(hào)。這一設(shè)計(jì)技巧，對(duì)于較大的程序或多進(jìn)程程序的設(shè)計(jì)非常重要。在這里首先要感謝我的導(dǎo)師周斌。四年里，我們沒(méi)有紅過(guò)臉，沒(méi)有吵過(guò)嘴，沒(méi)有發(fā)生上大學(xué)前所擔(dān)心的任何不開(kāi)心的事情。我們?cè)谝黄鸬娜兆?，我?huì)記一輩子的。我的設(shè)計(jì)較為復(fù)雜煩瑣，但是周斌老師仍然細(xì)心地糾正設(shè)計(jì)中的錯(cuò)誤。仿真時(shí)，對(duì)于程序中數(shù)目較大的分頻/計(jì)數(shù)/計(jì)時(shí)常數(shù)的修改是非常必要的。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號(hào)或信號(hào)序列。END ARCHITECTURE ART。139。 THEN IF REG=ACC THEN QA=39。139。 END IF。 NC=000。 RR2=R1 AND NOT R0。 SIGNAL RR2,CLR,BB,QA,QB:STD_LOGIC。 FLAG_N:IN STD_LOGIC。