【正文】 ds: Temperature control FPGA VHDL 北華航天工業(yè)學(xué)院畢業(yè)論文III目 錄第 1 章 緒論 ...............................................................1 課題背景及國(guó)內(nèi)外研究概況 ..............................................1 課題相關(guān)技術(shù)發(fā)展 ......................................................1 課題研究的必要性 ......................................................1 課題研究的主要內(nèi)容 ....................................................2 課題所設(shè)計(jì)的溫度控制器的優(yōu)點(diǎn) ..........................................2第 2 章 FPGA 的簡(jiǎn)介 .........................................................3 FPGA 的概述 ...........................................................3 FPGA 的基本結(jié)構(gòu) .......................................................3 FPGA 系統(tǒng)設(shè)計(jì)流程 .....................................................5 FPGA 開發(fā)編程原理 .....................................................6第 3 章 DS18B20 溫度傳感器簡(jiǎn)介 ..............................................8 傳統(tǒng)溫度采集器件的簡(jiǎn)述 ................................................8 DS18B20 的引腳 ........................................................8 DS18B20 內(nèi)部結(jié)構(gòu) ......................................................8 DS18B20 的時(shí)序 .......................................................10 DS18B20 的工作原理 ...................................................11 DS18B20 的性能特點(diǎn) ...................................................12 DS18B20 使用過程中的注意事項(xiàng) .........................................12第 4 章 QUARTERS II 軟件簡(jiǎn)介 ................................................13 QUARTUS II 軟件概況 ....................................................13 軟件界面簡(jiǎn)介 .........................................................13 QUARTUSII 的設(shè)計(jì)流程 ..................................................14第 5 章 溫度控制器的設(shè)計(jì)總流程 ............................................17 溫度控制器系統(tǒng)結(jié)構(gòu)圖 .................................................17 DS18B20 溫度采集模塊的驅(qū)動(dòng)設(shè)計(jì) .......................................17 FPGA 溫度顯示模塊的設(shè)計(jì) ..............................................19 FPGA 數(shù)據(jù)比較模塊的設(shè)計(jì) ..............................................19 FLEX 10K 開發(fā)箱上的下載 ...............................................20北華航天工業(yè)學(xué)院畢業(yè)論文IV第 6 章 結(jié)論 ..............................................................22附 錄 ....................................................................23附錄 1 ...................................................................23北華航天工業(yè)學(xué)院畢業(yè)論文1基于 FPGA 的多功能溫度控制器設(shè)計(jì)第 1 章 緒論 課題背景及國(guó)內(nèi)外研究概況溫度控制無論是在工業(yè)生產(chǎn)過程中，還是在日常生活中都起著非常重要的作用，而在當(dāng)今，我國(guó)農(nóng)村鍋爐取暖，農(nóng)業(yè)大棚，養(yǎng)雞場(chǎng)內(nèi)等多數(shù)都沒有實(shí)用的溫度控制系統(tǒng)，還有部分廠礦，企業(yè)還一直沿用簡(jiǎn)單的溫度設(shè)備和紙質(zhì)數(shù)據(jù)記錄儀，無法實(shí)現(xiàn)溫度數(shù)據(jù)的實(shí)時(shí)測(cè)量與控制。本設(shè)計(jì)采用 EDA 技術(shù)自上而下的設(shè)計(jì)思路，對(duì)系統(tǒng)的結(jié)構(gòu)劃分為溫度采集模塊、溫度顯示模塊、輸入數(shù)據(jù)對(duì)比模塊，輸出控制模塊。EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 課題研究的主要內(nèi)容本設(shè)計(jì)主要研究的是基于 FPGA 的數(shù)字溫度控制器，要求溫度采集準(zhǔn)確精確，并且能夠自行設(shè)定閾值溫度。（4）電路簡(jiǎn)單。（8）應(yīng)用廣。使用 CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。CLB 中 3 個(gè)邏輯函數(shù)發(fā)生器分別是G、F 和 H，相應(yīng)的輸出是 G’、F’和 H’。CLB 中的邏輯函數(shù)發(fā)生器 F 和 G 均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)北華航天工業(yè)學(xué)院畢業(yè)論文6的次數(shù)和時(shí)間。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性） ，所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也主要取決于綜合軟件。 DS18B20 內(nèi)部結(jié)構(gòu)圖 32 DS18B20 內(nèi)部結(jié)構(gòu) 圖 31 DS18B20 外形及引腳排列 圖 DS18B20 外形及引腳排列北華航天工業(yè)學(xué)院畢業(yè)論文9DS18B20 內(nèi)部結(jié)構(gòu)主要由 4 部分組成：64 位光刻 ROM、溫度傳感器、非揮發(fā)的溫度報(bào)警觸發(fā)器 TH 和 TL、配置寄存器。高五位都是符號(hào)位，在讀取溫度時(shí)只需 MSB 中的低四位和 LSB 的整個(gè)字節(jié)。單總線由 5K 上拉電阻拉高電平。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低電平時(shí)，寫時(shí)序開始。因此，總線控制器在讀時(shí)序開始后必須停止把 I/O 腳驅(qū)動(dòng)為低電平 15us，以讀取 I/O 腳狀態(tài)。 DS18B20 使用過程中的注意事項(xiàng)DS1820 雖然具有測(cè)溫系統(tǒng)簡(jiǎn)單、測(cè)溫精度高、連接方便、占用口線少等優(yōu)點(diǎn)，但在實(shí)際應(yīng)用中也應(yīng)注意以下幾方面的問題：（1） 小的硬件開銷需要相對(duì)復(fù)雜的軟件進(jìn)行補(bǔ)償，由于 DS18B20 與微處理器間采用串行數(shù)據(jù)傳送，因此 ，在對(duì) DS18B20 進(jìn)行讀寫編程時(shí)，必須嚴(yán)格的保證讀寫時(shí)序，否則將無法讀取測(cè)溫結(jié)果。因此，在用 DS1820 進(jìn)行長(zhǎng)距離測(cè)溫系統(tǒng)設(shè)計(jì)時(shí)要充分考 慮總線分布電容和阻抗匹配問題。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。在圖 42 中的第一個(gè)空白處需添入新建工程工作目錄的路徑，為便于管理，Quartus II 軟件要求每一個(gè)工程項(xiàng)目及其相關(guān)文件都統(tǒng)一存儲(chǔ)在單獨(dú)的文件夾中。（2）硬件描述語(yǔ)言輸入方式硬件描述語(yǔ)言是用文本方式描述設(shè)計(jì)，硬件描述語(yǔ)言有ABEL、 AHDL、VHDL 、 Verilog 等，其中 VHDL 和 Verilog 已成為 IEEE 標(biāo)準(zhǔn)。 Synthesis） ：設(shè)計(jì)文件進(jìn)行分析和檢查輸入文件是否有錯(cuò)誤，對(duì)應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Analysis amp。圖 51 溫度控制器系統(tǒng)結(jié)構(gòu)圖 DS18B20 溫度采集模塊的驅(qū)動(dòng)設(shè)計(jì)如圖 52 為 FPGA 控制 DS18B20 進(jìn)行溫度采集的系統(tǒng)流程圖。 北華航天工業(yè)學(xué)院畢業(yè)論文19CMDCC：向 DS18B20 發(fā)出忽略 ROM 命令，為進(jìn)入下一狀態(tài)作準(zhǔn)備。在該狀態(tài)中每讀取 1 位數(shù)據(jù)，同時(shí)完成該數(shù)據(jù)位的 CRC 校驗(yàn)計(jì)算。 多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號(hào)分時(shí)控制各個(gè)數(shù)碼管的公共端，循環(huán)點(diǎn)亮多個(gè)數(shù)碼管，并利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于 50Hz，將看不到閃爍現(xiàn)象。它采用了重復(fù)可構(gòu)造的 CMOS SRAM 工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。學(xué)會(huì)了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VHDL 的編寫，程序的仿真等工作。 entity div is port( clk: in std_logic。 else t1:=t1+1。 clk1m=t2。 entity state is port(clk1m : in std_logic。end state。 signal READ_BIT_CNT : integer range 0 to 3:=0。039。 LED3=39。 t=t+1。 else LED=39。 end if。039。 WRITE_BYTE_FLAG=1。 WRITE_BYTE_FLAG=5。 WRITE_BYTE_CNT=0。 WRITE_LOW_CNT=1。 end if。 WRITE_HIGH_CNT=1。 end if。 STATE=WRITE_BYTE。 sensity STATE=WRITE_BYTE。 end if。Z39。 if (t=55) then t=0。 GET_TMP_CNT=GET_TMP_CNT+1。 when WAIT4MS= if (t=4000) then STATE=RESET。 LED2=39。 end Behavioral。 y : out std_logic_vector(3 downto 0)。end if。end case。end yima。 when0111=d=0000111。 when1111=d=0000000。 B:I。end case。 when1001=d=1101111。 when0001=d=0000110。y=t。end process。 end 。use 。 LED3=39。 else t=t+1。 TMP(GET_TMP_CNT1)=TMP_BIT。 STATE=GET_TMP。 if (t=1) then READ_BIT_CNT=3。Z39。 STATE=WRITE_BYT