【正文】 間自然也增大為原來的兩倍，即。為了不失一般性，下面以正弦信號的產生為例來說明DDS的基本原理。在系統(tǒng)時鐘脈沖的作用下，相位累加器不停的累加，即不停的查表。DDS不是對模擬信號進行抽樣，而是一個假定抽樣過程已經發(fā)生且抽樣值已經量化完成，如何通過某種方法把已經量化的數值重建原始信號的問題。DDS另外一大優(yōu)勢在于它能方便的產生任意波形，在具體應用中，只需要修改波形存儲器內的波形數據即可。這種結構利用可程控的時鐘信號作為地址計數器的計數時鐘，地址計數器的輸出作為波形存儲器的掃描地址，波形存儲器輸出相應地址的數字幅度序列，再經過數模轉換成模擬階梯波形，最后通過低通濾波器平滑濾波得到最后的輸出波形（對DDS結構詳細說明請參照本章第2節(jié)）。根據工程中的經驗公式： 式(22)由上式可以看出，頻率轉換時間與參考頻率成反比。 鎖相環(huán)頻率合成原理框圖，它的工作原理為：參考頻率提供基準頻率，VCO輸出頻率經分頻器分頻后為，此信號與輸入參考信號在鑒相器中進行相位比較，鑒相器輸出兩個信號的相位誤差信號，再經過環(huán)路濾波器送到VCO，調整VCO的輸出頻率使得，環(huán)路進入鎖定狀態(tài)。直接頻率合成是一種早期的頻率合成技術，它利用一個或者多個不同的晶體振蕩器作為基準頻率源，經過倍頻、分頻、混頻及模擬開關等途徑直接組合出多個離散頻率的輸出信號。（4）頻率切換時間頻率切換時間指輸出頻率由一個頻率切換到另一個頻率并達到穩(wěn)定工作所需的時間。27第二章 任意波形發(fā)生器的理論分析第二章 任意波形發(fā)生器的理論分析 頻率合成技術及性能指標所謂頻率合成技術是指以一個或者多個高精確度和高穩(wěn)定度的頻率參考信號源為基準，在某一頻段內，綜合產生多個工作頻率點的技術。本課題結合DDS技術、虛擬儀器技術、并借助FPGA可編程邏輯實現(xiàn)一款低成本、便攜式、可擴展的虛擬任意波形發(fā)生器。以安捷倫（Agilent）和泰克（Tektronix）為代表的國際電子測量儀器公司在此領域進行了卓有成效的研究和開發(fā)，其產品無論在技術上還是市場占有率方面在國際上都享有盛譽，但其價格也是相當昂貴，高端型號每臺價格都在幾萬美金左右，低端的也要幾萬人民幣。此時，可以利用任意波形發(fā)生器的信號還原功能。隨著科學實驗研究需求的不斷發(fā)展，傳統(tǒng)的信號發(fā)生器在一些特定的場合已經不能滿足要求，因為在許多應用研究領域，不但需要一些規(guī)則的信號，同時還需要一些不規(guī)則信號用于系統(tǒng)特性的研究，如某些電子設備的性能指標測試、系統(tǒng)中各種瞬變波形和電子設備中出現(xiàn)的各種干擾的模擬研究，就需要一些能提供一些非常規(guī)測試信號甚至是任意信號的信號源，即能產生現(xiàn)場所需波形的任意波形發(fā)生器（Arbitrary Waveform Generator，AWG）。發(fā)展到今天，信號發(fā)生器的種類已經多種多樣，包括正弦信號發(fā)生器、脈沖發(fā)生器、函數發(fā)生器、掃描發(fā)生器、任意波形發(fā)生器等。信號發(fā)生器是一種常用的信號源，廣泛應用于電子電路、自動控制和科學實驗等領域。本課題將DDS、USB接口和虛擬儀器技術有機地結合在一起，以FPGA為硬件基礎，通過系統(tǒng)硬件電路設計、邏輯設計和軟件設計，實現(xiàn)了一款基于FPGA的低成本、便攜式、可擴展的即插即用任意波形發(fā)生器。申請學位論文與資料若有不實之處，本人承擔一切的法律責任。本人簽名： 日期 西安電子科技大學關于論文使用授權的說明本人完全了解西安電子科技大學有關保留和使用學位論文的規(guī)定，即：研究生在校攻讀學位期間論文工作的知識產權單位屬西安電子科技大學。本文系統(tǒng)的分析了DDS技術的基本組成、工作原理及其輸出信號的頻譜特性，給出了改善合成信號頻譜純度的方法，為任意波形發(fā)生器的設計與實現(xiàn)提供了理論指導。作為一種為電子測量和計量提供電信號的設備，它和萬用表、示波器、頻率計等儀器一樣，是最普通、最基本，也是應用最廣泛的電子儀器之一，幾乎所有電參量的測量都需要用到信號發(fā)生器。按照應用范圍又可分為專用信號發(fā)生器和通用信號發(fā)生器[2]。任意波形發(fā)生器是現(xiàn)代電子測試領域應用最為廣泛的通用儀器之一，它的功能遠比函數發(fā)生器強，可以產生各種理想及非理想的波形信號，對存在的各種波形都可以模擬，廣泛應用于測試、通信、雷達、導航、宇航等領域。在做一些高耗費、高風險實驗時，可以通過數字示波器把實際中用到的實際波形記錄下來，再通過計算機接口下載到任意波形發(fā)生器，通過任意波形發(fā)生器還原實驗中的實際波形并加到設計電路中，做進一步的實驗驗證工作。Tektronix公司的獨立結構任意波形發(fā)生器AFG3000系列功能完善，人機界面友好，操作方便，可以以多種方式連接到PC機上，其最高采樣率能達到2GS/s，輸出信號最高頻率為240MHz，任意波頻率50MHz，并配備的強大的波形編輯軟件ArbExpress，用戶可以方面地創(chuàng)建和編輯自己的波形。在學習、借鑒國外先進技術的同時，研究、掌握利用DDS技術實現(xiàn)的任意波形發(fā)生器的基本組成和關鍵技術，為研制高性能多通道任意波形發(fā)生器打下堅實的基礎，為早日實現(xiàn)國產任意波形發(fā)生器達到世界先進水平而努力。頻率合成技術是產生頻率源的一種現(xiàn)代化手段，在通信、雷達、導航、廣播電視、電子偵察、電子干擾與反干擾及現(xiàn)代儀器儀表中有著廣泛的應用。該指標與頻率合成所采用的技術緊密關聯(lián)。 直接頻率合成原理框圖。若想改變輸出頻率，可以通過輸入參考頻率或者改變分頻器的分頻比來實現(xiàn)。提高頻率分辨率要以增加頻率切換時間為代價。假定地址計數器的時鐘頻率為，波形存儲器內存有波形一周期內的個采樣值，那么合成的波形頻率為： 式(23)可見，輸出信號的的頻率必須通過更改參考時鐘頻率或者修改波形存儲中的數據點個數來實現(xiàn)。在綜合考慮DDS技術的這些優(yōu)勢后，本設計決定采用DDS來實現(xiàn)任意波形發(fā)生器，同時引入改進措施來降低DDS的雜散指標。DDS電路一般由參考時鐘、相位累加器、波形存儲器、D/A轉換器（DAC）和低通濾波器（LPF）組成[7]。波形存儲器的輸出數據送到D/A轉換器，D/A轉換器將數字量形式的波形幅度值轉換成所要求合成頻率的模擬量形式信號，從而將波形重新合成出來。我們知道，正、余弦信號用可以用復數形式表示為： 式(24) 式(25) 信號的復數表示形式（逆時針）旋轉時，其模值與軸夾角（相位角）及在軸上的投影三者之間的關系。周期與頻率成倒數關系，由此可得兩種情況下輸出重構信號的頻率關系：。那么DDS系統(tǒng)在理論上能輸出的最大頻率是： 式(222)經過以上的分析，我們得出以下幾點結論：（1）DDS系統(tǒng)的輸出頻率只與頻率控制字、系統(tǒng)時鐘頻率、相位累加器位數有關。（2）DDS系統(tǒng)具有很高的頻率分辨率DDS系統(tǒng)輸出頻率的分辨率和頻點數隨相位累加器的位數成指數增長，由可知，在系統(tǒng)時鐘頻率不變的情況下，只要增大相位累加器的位數，就可以得到幾乎是任意小的頻率分辨率，可以滿足精細頻率控制的要求。另外，從前面對DDS技術原理的分析可知，要改變輸出頻率，實際上改變的是頻率字，也就是相位增量。例如，如果32位累加器的所有位都用來作為存儲器的地址，那么需要4G個存儲單元，而如果換成48位的累加器，那么就需要256T（1T=1024G）個存儲單元，這樣的設計顯然是沒有辦法接受的。我們假設相位累加器輸出的相位序列為，則為一周期序列，其周期為： 式(223)其中符號表示求和的最大公約數。 理想情況下DDS的輸出頻譜特性 非理想情況下DDS的頻譜特性在DDS工程應用中，有的時候甚至是分布在整個頻帶范圍內。（1）相位截斷誤差的影響[9]我們假設相位累加器的中只有高位被用來對波形存儲器尋址，也就是說低（）位被截去了。 第根譜線的頻率值為： 式(248) 對于式(248)，若，則，那么由量化誤差帶來的雜散譜線只集中在頻帶內有限的幾根譜線上。的平均功率為： 式(252)通常在一個周期內，相位量化誤差 可以近似看作是位于內獨立分布的平穩(wěn)隨機序列，幅度量化誤差也可近似看做是位于內獨立分布的平穩(wěn)隨機序列， 和均服從均勻分布，且二者不相關，那么可以在統(tǒng)計意義上求出，對式(251)求均值，可得： 式(253)其中 和分別是由相位截斷誤差引起的幅度誤差平均功率和幅度量化誤差平均功率的統(tǒng)計值。對于正弦函數，其具體操作是將相位累加器的最高輸出位決定函數值的符號，次高位地址決定尋址指針是遞增還是遞減。當然，雜散的改善是以增加噪聲基底為代價的，但這種代價相對于雜散改善帶來整體譜質量的提高是完全值得的。由于D/A轉換器的內部噪聲分析必須針對特定的內部結構，所以在此不做深入的分析。FPGA的應用不僅使得數字電路系統(tǒng)的設計非常方便，并且還大大縮減了系統(tǒng)的研制周期，縮小了數字電路系統(tǒng)的整體體積和所使用芯片的品種，而且，目前一些主流FPGA的時鐘頻率已可達數百MHz，加上它的靈活性、可編程以及強大的EDA軟件的支持，非常適合用于實現(xiàn)任意波形發(fā)生器的數字電路部分。 從任意波形發(fā)生器的結構框圖看出，波形發(fā)生器工作時，根據軟件界面參數設置，先在計算機中生成波形數據，然后通過USB總線將數據寫入波形發(fā)生器的波形存儲器中，再將相應的頻率值、相移值寫入FPGA的控制器中，并將調制方式、低通濾波器、放大衰減、電平調節(jié)命令也寫到FPGA中，然后由FPGA中的DDS部分來合成信號。另外DDS合成信號的質量跟時鐘的質量有關，因此使用了75MHz高穩(wěn)定度的有源晶振來為FPGA提供初始時鐘，以減少時鐘的反射干擾。EP2C5的下載配置電路[12]。在綜合各方面因素之后我們選擇了AD公司的AD9740，它是AD公司TxDAC系列的第三代高性能產品，其基本特性[13]如下：（1）10位精度；（2）支持單端CMOS時鐘輸入，最高轉換速率高達210MSPS；（3）采用了段電流源結構和特有的開關技術，具有優(yōu)異的積分非線性、差分非線性性能和無雜散動態(tài)范圍；（4）數據輸入支持二進制補碼和直接二進制碼；（5）采用差分輸出方式，有效抑制各種共模成分，如噪聲、失真等，輸出滿量程電流在2mA到20mA可調；（6）；（7）低功耗：，進入掉電模式后功耗進一步降低到15mW；（8）有多種封裝可供選擇。但從體積上考慮，采用運算放大器耦合更適合本設計。采用不同的去曲線逼近理想濾波器，就獲得了不同類型的濾波器。在第二章的時候我們曾研究過，DDS的輸出頻譜是被sinc函數加權過的，當DDS輸出頻率接近其最大輸出頻率時（即DDS參考頻率的40%），波形幅度會存在一定的衰減，因此，我們在濾波器的入口加了一個諧振回路，對因sinc函數加權造成的幅度衰減作一個補償。但是由于貝塞爾低通濾波器具有很好的群延遲特性，能夠無失真的傳輸諸如方波、三角波等頻譜很寬的信號。其中SRCK是串行移位寄存器時鐘，SER IN是串行數據輸入端，SER OUT是串行數據輸出端；RCK是輸出寄存器時鐘，在RCK的上升沿，串行移位寄存器的內容被打入輸出寄存器；SRCLR是寄存器低電平異步清零端；G是輸出寄存器輸出使能端，在G為低電平時輸出寄存器的內容才能在輸出端得到體現(xiàn)；DRAIN0~DRAIN7是8個漏極開路DMOS晶體管輸出端，每個輸出端能提供150mA灌電流能力。集成運放是模擬集成電路中應用最廣泛的器件之一，其在信號的運算（如加、減、乘、除、微分、積分、指數、對數等）、信號的產生、有源濾波、波形變換、電源穩(wěn)壓、數模轉換、模數轉換等方面都有廣泛的應用。增益為10時小信號帶寬為350MHz，大信號帶寬為320MHz，另外具有5500V/us的壓擺率，增益為10時建立為25ns，能采用+5V到177。5V電源。在模擬通道設計時，選擇運算放大器主要考慮集成運放芯片的電源電壓范圍、帶寬、輸出電壓范圍、壓擺率SR、功耗和諧波失真。當G端接地，與輸出端對應的輸出寄存器內容為1時,該輸出端輸出低電平，當輸出寄存器內容為0時，該輸出端輸出高電平。選用哪個濾波器濾波由軟件來控制，通過開關的選通來實現(xiàn)。 9階橢圓低通濾波器 9階橢圓低通濾波器幅頻特性曲線（仿真） 從仿真結果可以看出來，所設計的9階橢圓低通濾波器具有較平坦的通帶和陡峭的過渡帶，通帶內紋波小于1dB，在58MHz處衰減達到了81dB，在整個阻帶內，衰減大于60dB，可以很好的抑制諧波。（同階）的幅頻特性。460mV，經過AD8055的放大（），得到輸出端C點的電壓在177。管腳FS ADJ外接的電阻是差分輸出電流滿量程調節(jié)電阻，其跟輸出電流之間存在如下關系： 式(31) 式(32)其中是十進制表示的輸入數據，為滿量程輸出電流，其值為。第二：MSEL0和MSEL1是配置方式選擇引腳。Cyclone II器件支持多種配置方式，包括主動配置（AS）、被動配置（PS）和JTAG配置。Cyclone II 系列器件[12]延續(xù)了第一代Cyclone系列器件的成功，提供針對低成本應用的用戶定制FPGA特性，支持常見的各種外部存儲器接口和I/O協(xié)議，并且含有豐富的存儲器和嵌入式乘法器，這些內嵌的存儲器使我們在設計硬件電路時省去了外部存儲器，節(jié)省了資源，而其硬件乘法器資源則非常適合用來實現(xiàn)高速DDS調制器。 系統(tǒng)總體結構硬件電路設計中，所遵循的原則是：盡量使電路簡單和模塊化，并充分利用軟件智能化。目前市場上有很多性能優(yōu)良的專用DDS芯片，主要有Qualm、AD、Sciteg和Stanford等公司單片電路，具有代表性的如AD公司的AD9850、AD985AD9858等，這些DDS芯片不僅有比較高的工作頻率，內部集了高精度的D/A轉換器，并且還具備一定