基于fpga的自動測試平臺(完整版)
【正文】 使用LED燈，為FPGA的狀態(tài)顯示，這樣可以為數字邏輯設計與調試提供較大的便利。SRAM存儲器具有靜止存儲功能的內存，不需要刷新電路即能保存內部存儲的數據。準確快速地進行中斷處理，不超過12周期，最快6周期。CAN總線具有以下優(yōu)點：采用通信數據塊編碼，可實現多住工作方式，數據發(fā)送方式靈活。RealView MDK開發(fā)套件包括μVision3集成開發(fā)環(huán)境與 RealView編譯器，支持ARMARM9和最新的CortexM3核處理器，自動配置啟動代碼，集成Flash燒寫模塊，強大的Simulation設備模擬，性能分析等功能。 FPGA設計FPGA設計使用ALTERA公司推出的可編程邏輯器件集成開發(fā)軟件Quartus II。參考文獻：ALTERA Corporation . Quartus II Handbook Version .ARM Limited . CortexM3 Technical Reference Manual (r2p0) .2008.STMicroelectronics group of panies . RM0008 Reference manual April 2010.赫建國 倪德克 鄭燕 . 基于Nios ：電子工業(yè)出版社，2010.王黎明、夏立、邵英、閆曉玲 . ：電子工業(yè)出版社，2008.。軟件界面友好，使設計者能方便地進行設計輸入、設計處理和器件編程。可根據開發(fā)工具配置的設備數據庫。采用非破壞性基于優(yōu)先級的總線仲裁方式。擴展時鐘技術和內置睡眠模式適用于低功耗的設計領域。在載滿負荷情況下，可以實時保存5分鐘的采集時間。邏輯控制接口FPGA的核心是基本可編程邏輯單元，使用PFGA可以方便的設計數字邏輯，所以系統(tǒng)中邏輯關系控制接口（如：模擬前端調理控制和通道控制），均使用FPGA設計實現。物理地址配置接口物理地址配置電路主要由8位撥碼開關和10K上拉電阻兩部分組成，再與FPGA的物理地址配置I/O相連，撥碼開關的另一端（閉合引腳）接地。b）、基本可編程邏輯單元基本可編程邏輯單元是可編程邏輯單元的主體，可以根據設計靈活改變其內部連接與配置，完成不同的邏輯功能。在電路上，每一時刻只有一路信號被采集。系統(tǒng)結構示意圖和插箱插接示意圖，分別如圖2和圖3所示：圖2 系統(tǒng)結構示意圖圖3 插箱插接示意圖 采集模塊硬件設計模擬采集模塊主要分為八個單元組成分別是模擬前端調理電路單元、模數轉換單元、邏輯控制單元、數據緩存單元、信號處理單元、自校準單元、通信接口單元和供電電源單元，各單元主要的功能如下：模擬前端調理單元：用于對被測模擬信號進行調理；模數轉換單元：用于模擬量信號轉換為數字量信號，主要由：多路復用器、ADC驅動器、模數轉換器和參考電壓組成；邏輯控制單元：完成時序接口轉換、模擬前端調理電路的控制、模數轉換控制，信息顯示、物理地址配
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