【正文】 ，常用字節(jié)表示存儲(chǔ)容量，例如 4MB、 16MB分別表示主存可容納 4兆個(gè)字節(jié) (MB)信息和 16兆個(gè)字節(jié)信息。 ? 同步控制方式 ：數(shù)據(jù)傳送在固定的時(shí)間間隔內(nèi)完成。 ? ⑻ 讀寫電路 ：根據(jù) CPU發(fā)出的讀寫控制命令，控制對(duì)存儲(chǔ)單元的讀寫。 2022/3/13 12 ? ⑸ 存儲(chǔ)單元的編址 ? 編址單位：存儲(chǔ)器中可尋址的最小單位。 ? ③ 能夠識(shí)別器件當(dāng)前的狀態(tài)。如 ROM、磁盤、光盤等。現(xiàn)多為磁表面存儲(chǔ)器，如磁盤、磁帶等。 ? (4) 直接存取存儲(chǔ)器（ DAM） ? 介于 RAM和 SAM之間的存儲(chǔ)器。 Cache用于存放 CPU立即要運(yùn)行或剛使用過的程序和數(shù)據(jù)。用于存放當(dāng)前運(yùn)行的程序和數(shù)據(jù)。 ? 輔助存儲(chǔ)器的工作原理 2022/3/13 3 存儲(chǔ)器概述 ? 存儲(chǔ)器 ：計(jì)算機(jī)的存儲(chǔ)部件，用于存放程序和數(shù)據(jù)。 ? CPU不能直接訪問輔助存儲(chǔ)器。 ROM還可以用作其它固定存儲(chǔ)器，如存放微程序的控制存儲(chǔ)器、存放字符點(diǎn)陣圖案的字符發(fā)生器等。 ? (1)磁存儲(chǔ)器 ? 采用磁性材料制成存儲(chǔ)器。 ? 4. 按信息的可保存性分類 ? (1) 易失性存儲(chǔ)器 ? 電源掉電后，信息自動(dòng)丟失。即可以存儲(chǔ) “ 0”、 “ 1” 。 ? ⑷ 存儲(chǔ)單元的地址 ：存儲(chǔ)體中每個(gè)存儲(chǔ)單元被賦予的一個(gè)唯一的編號(hào)。 2022/3/13 13 地址 00 01 10 11 0000 0 1 2 3 0100 4 5 6 7 1000 8 9 10 11 1100 12 13 14 15 2022/3/13 14 主存的基本組成 2022/3/13 15 ? ⑹ 地址寄存器 ：用于存放所要訪問的存儲(chǔ)單元的地址。 2022/3/13 17 2. 主存與 CPU的連接及主存的操作 ? 主存儲(chǔ)器用于存放 CPU正在運(yùn)行的程序和數(shù)據(jù)。 2022/3/13 20 存儲(chǔ)器的主要性能指標(biāo) ? 衡量主存的性能指標(biāo)主要有： ? 1．存儲(chǔ)容量：存儲(chǔ)器所能存儲(chǔ)的二進(jìn)制信息總量。 ? 讀出時(shí)間 ：從存儲(chǔ)器接到有效地址開始到產(chǎn)生有效輸出所需的時(shí)間。 ? ② 減少 TM，如引入 Cache。 ? 存儲(chǔ)器的總價(jià)格與存儲(chǔ)容量成正比，與存儲(chǔ)周期成反比。 ? Cache —— 主存層次 ? 主要解決速度問題 。使用觸發(fā)器作為存儲(chǔ)單位的問題是，每個(gè)存儲(chǔ)單位至少需要 6個(gè)MOS管來構(gòu)造一個(gè)觸發(fā)器，以便存儲(chǔ)一位二進(jìn)制信息，所以 SRAM存儲(chǔ)芯片的存儲(chǔ)密度較低，即每塊芯片的存儲(chǔ)容量不會(huì)太大。 ? （ 2）內(nèi)部使用鋰電池作為后備電源。PROM為一次可編程 ROM（ One Time Programmable ROM，OTPROM）。 2022/3/13 46 ? 4) 閃爍可編程可擦除 ROM ? 閃爍可編程可擦除 ROM（ flash memory EPROM），簡(jiǎn)稱閃存。把存儲(chǔ)體及其外圍電路 (包括地址譯碼與驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制電路等 )集成在一塊硅片上，稱為存儲(chǔ)器組件。 ? 6位訪存地址經(jīng)地址譯碼器譯碼選中某一輸出端有效時(shí)，與該輸出端相聯(lián)的一行中的每個(gè)單元電路同時(shí)進(jìn)行讀寫操作，實(shí)現(xiàn)一個(gè)字的同時(shí)讀 /寫。 ? 雙譯碼方式 （ 二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲(chǔ)單元被唯一選中。 2022/3/13 58 ? 當(dāng)選中存儲(chǔ)芯片工作時(shí)，首先給定訪存地址，并給出片選信號(hào) CS 和讀寫信號(hào) R/W 6行列地址，被選的行、列選擇線的交叉處的存儲(chǔ)電路被唯一地選中，讀出或?qū)懭胍晃欢M(jìn)制信息。 ? 地址譯碼采用二維譯碼結(jié)構(gòu)， 10位地址碼分成兩組， A8～ A3作為 6位行地址，經(jīng)行地址譯碼器驅(qū)動(dòng) 64根行選擇線。 ? 對(duì)于已知的 RAM存儲(chǔ)片，讀寫周期是已知的。 ? 滯后時(shí)間 tAW：在有效寫入數(shù)據(jù)出現(xiàn)前， RAM的數(shù)據(jù)線上存在著前一時(shí)刻的數(shù)據(jù) DOUT，故在地址線發(fā)生變化后， CS 、 WE 均需滯后 tAW才能有效，以避免將無效數(shù)據(jù)寫入到 RAM中。 ? ? 2022/3/13 69 ? 解：寫入存儲(chǔ)器的時(shí)序信號(hào)必須同步。 ? 行地址選通信號(hào) RAS ：用于將低 7位地址 A6～A0打入行地址緩沖器鎖存。 ? 列地址經(jīng)列地址譯碼選中某根列線有效，接通相應(yīng)的列控制門，將該列上讀出放大器輸出的信息送入 I/O緩沖器，經(jīng)數(shù)據(jù)輸出寄存器輸出到數(shù)據(jù)總線上。放大器處于不穩(wěn)定平衡狀態(tài)。 2022/3/13 81 ? 寫入時(shí) ，在 T T4開始導(dǎo)通的同時(shí)，將待寫信息加到 W2上。 ? 通常存儲(chǔ)器芯片在單元數(shù)和位數(shù)方面都與實(shí)際存儲(chǔ)器要求有很大差距，所以需要在字方向和位方向兩個(gè)方面進(jìn)行擴(kuò)展。 ? 1K 8位的存儲(chǔ)器共需 8根數(shù)據(jù)線 D7～ D0，兩片 2114各自的 4根數(shù)據(jù)線分別用于連接 D7～ D4和 D3～ D0。 ? ② 由片選信號(hào)區(qū)分被選芯片。 ? 字和位同時(shí)擴(kuò)展 ：按位擴(kuò)展和字?jǐn)U展的方法分別在位方向和字方向進(jìn)行擴(kuò)展。 ? 存儲(chǔ)器數(shù)據(jù)線 D7～ D0，芯片 數(shù)據(jù)線 I/O3～ I/O0，兩片芯片的數(shù)據(jù)線一同構(gòu)成存儲(chǔ)器的 8位數(shù)據(jù)線。 ? （選片內(nèi)地址多？還是地址少？） 2022/3/13 105 多種數(shù)據(jù)位輸出的組織問題。 2022/3/13 107 地址線的安排 ? 8K?16bit= 8K?2 ? 8bit ? ?空間 214 ? 8bit ? ?地址線 14根 ? 由于交叉編址和整數(shù)邊界的要求，故 ? A0用于 8位、 16位的控制（與 B組合） ? A11A1用于片內(nèi)地址 ? A1 A12用于 2:4譯碼 2022/3/13 108 邏輯表達(dá)式 B A0 PEven POdd 0 0 ? ? 0 1 х х 1 0 ? х 1 1 х ? 2022/3/13 109 ?Peven= A0 ?Podd= A0 ?B Y0 Y1 Y2 Y3 A13 A12 2022/3/13 110 ? CS0=Y0+ Peven CS1=Y0+ Podd ? CS2=Y1+ Peven CS3=Y1+ Podd ? CS4=Y2+ Peven CS5=Y2+ Podd ? CS6=Y3+ Peven CS7=Y3+ Podd ?（畫出連接圖） 2022/3/13 111 CS 7 CS 6 CS 5 2 － 4 譯碼 A13 A12 M REQ =1 A0 B 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 1 Y0 Y1 Y2 Y3 Podd Pev en CS0 CS 1 CS2 CS3 CS4 2022/3/13 112 CS7 CS1 CS3 CS5 CS6 CS0 CS2 CS4 S RA M1 SR A M 0 SR A M3 SR A M 2 SR A M5 SR A M 4 SR A M7 SR A M 6 A11~A1 R/ W D7~D0 D15~D8 2022/3/13 113 思考題 ? 請(qǐng)用 2K?8bit 的 SRAM 設(shè) 計(jì) 一 個(gè)8K?32bit的存儲(chǔ)器 ， 并畫出存儲(chǔ)器與CPU的連接原理圖 。 內(nèi)存條的應(yīng)用 ? 內(nèi)存條主要用于微機(jī)系統(tǒng)。 ? ⑴ 集中式刷新 ? 在允許的最大刷新間隔 (2ms)內(nèi)，按照存儲(chǔ)器芯片容量的大小集中安排刷新時(shí)間。 ? 即把系統(tǒng)周期分為兩段，前段用來讀 /寫操作，后段用于刷新操作，每次刷新一行。 ? 以 128 128陣列、存取周期為 500ns為例，因?yàn)?2ms內(nèi)所有 128行都刷新一遍，所以只要每隔 2ms/128＝ s的時(shí)間刷新一行即可。這是因?yàn)樵诿總€(gè) RAS信號(hào)失效后， DRAM芯片需要一個(gè)預(yù)充時(shí)間 tRP，以便為下次訪問做準(zhǔn)備。 2022/3/13 133 2022/3/13 134 內(nèi)存交錯(cuò) ? 為了消除 DRAM的預(yù)充時(shí)間所帶來的負(fù)面影響，方法之一就是將 DRAM芯片交錯(cuò)地連接起來。同樣地，當(dāng) CPU訪問內(nèi)存條A時(shí)，內(nèi)存條 B又進(jìn)行預(yù)充。 2022/3/13 141 ? 在頁模式 DRAM中，當(dāng)訪問的存儲(chǔ)器單元電路處于給定頁中時(shí)，對(duì)其中每個(gè)連續(xù)存儲(chǔ)單元電路訪問的時(shí)間不能小于 tPC（頁周期時(shí)間）。接著給出列地址，并給出有效的 CS（片選）信號(hào)，之后列地址在存儲(chǔ)芯片之外的一個(gè)自動(dòng)增量寄存器中不斷增量，并將每次增量后的地址信號(hào)送往存儲(chǔ)器芯片作為列地址譯碼器的輸入信號(hào)，列地址譯碼器不斷譯碼以確定要訪問的存儲(chǔ)單元。 2022/3/13 150 2022/3/13 151 ? 例 某 1M 1靜態(tài)列模式 DRAM的tRC＝ 165ns， tRAC＝ 85ns， ? tSC＝ 50ns ? 則訪問一行所需的時(shí)間為： ? tRAC＋ 1023 tSC ＝ ? 85ns＋ 1023 50ns ＝ 51235ns。 2022/3/13 156 2022/3/13 157 ? 從上述的例題和各種表格可看出，人們?cè)O(shè)計(jì)各種訪問模式的 DRAM芯片的目的是盡可能減少訪問 DRAM芯片中每個(gè)存儲(chǔ)單元電路所需的等待時(shí)間，但事實(shí)上即使是最佳訪問模式的 DRAM也不能完全排除等待時(shí)間，除非全部使用 SRAM芯片構(gòu)成內(nèi)存，這樣會(huì)大大增加成本，最佳方案是使用 DRAM構(gòu)成內(nèi)存，使用SRAM構(gòu)成 Cache。 2022/3/13 165 2022/3/13 166 突發(fā)模式操作 ? 由于 CPU和 DRAM間有了公共系統(tǒng)時(shí)鐘，就有了突發(fā)模式操作。許多新推出的 SDRAM的突發(fā)長(zhǎng)度可為一整頁。 2022/3/13。如果在 SDRAM中融合了突發(fā)模式和交錯(cuò)連接兩種技術(shù)，那么由 SDRAM構(gòu)成的內(nèi)存可用于總線頻率高達(dá) 125MHz的系統(tǒng)中。 ? 突發(fā)讀模式中， CPU像正常情況下一樣提供第一個(gè)單元的地址，先給 RAS信號(hào)，接著 CAS信號(hào)。 2022/3/13 159 5) EDO DRAM ? 擴(kuò)展數(shù)據(jù)輸出的 DRAM—— EDO DRAM有時(shí)也被稱為超級(jí)頁模式（ hyper page）DRAM，因?yàn)樗聦?shí)上是快速頁模式DRAM的超級(jí)版本。靜態(tài)列模式 DRAM在適應(yīng)要求低噪聲的應(yīng)用領(lǐng)域，要強(qiáng)于頁模式 DRAM。 2022/3/13 148 ? 這意味著，訪問某一行的第一個(gè)存儲(chǔ)單元電路時(shí)間是標(biāo)準(zhǔn)的 RAS訪問時(shí)間 tRAC，但是訪問同一行中的后續(xù)存儲(chǔ)單元電路的時(shí)間稱為 tAA（從列地址有效開始的訪問時(shí)間）。表 43列出了頁模式 DRAM有關(guān)時(shí)序的參數(shù)。 16～ 25MHz的 386SX、 386DX和 486SX的 PC機(jī)都采用了這種交錯(cuò)內(nèi)存的連接方法，以避免使用昂貴的 Cache，又可以不影響 CPU的性能。采用這種方法帶來的好處是，當(dāng) CPU在訪問一個(gè)內(nèi)存條的同時(shí)，另一個(gè)內(nèi)存條對(duì)其存儲(chǔ)單元執(zhí)行預(yù)充操作，這樣預(yù)充時(shí)間就可以隱藏在訪問時(shí)間中。若訪問這種 DRAM芯片中的一個(gè)單元， 100ns足夠了。在 s中前 15μ s即 30個(gè)存取周期用于讀 /寫操作，后 s用于刷新。 ? 分散式刷新的缺點(diǎn)：沒有充分利用所允許的最大刷新間隔 (2ms)，且刷新過于頻繁，降低了系統(tǒng)的速度。 ? 例如對(duì) 16k 1位芯片，存儲(chǔ)矩陣為 128 128，每個(gè)存儲(chǔ)單元電路都刷新一次需 128個(gè)周期，因此在 2ms內(nèi)，留出 128個(gè)周期專用于刷新。 2022/3/13 117 動(dòng)態(tài)存儲(chǔ)器的刷新方式 ? 因?yàn)殡娙蓦姾傻男狗艜?huì)引起信息的丟失，因此動(dòng)態(tài) MOS存儲(chǔ)器每隔一定時(shí)間需進(jìn)行一次刷新操作。 ? 提示：注意整數(shù)邊界地址的安排 2022/3/13 114 存儲(chǔ)模塊 ? 若干個(gè)存儲(chǔ)芯片按一定的邏輯關(guān)系連起來，高密度地安裝在對(duì)外有若干個(gè)引腳的印制電路板上或密封在對(duì)外有若干引線的陶瓷殼中。 ? 2. 芯片與片選控制信號(hào)的安排 CPU增加控制信號(hào)，控制不同數(shù)據(jù)的 輸出。給定芯片如下，請(qǐng)畫出連線圖，給出各存儲(chǔ)區(qū)的地址范圍。 ? ② 同一地址區(qū)域內(nèi)，不同芯片的片選信號(hào)連在一起，接到片選譯碼器的同一輸出端；不同地址區(qū)域內(nèi)的芯片的片選信號(hào)分別接到片選譯碼器的不同輸出端。 ? 高位地址 ：存儲(chǔ)器總地址減去芯片內(nèi)部尋址的地址得到的地址。 ? 電路中 CPU的讀 /寫控制線（ R/W）與 2114的 WE 信號(hào)并接。 ? 位擴(kuò)展 ： 只進(jìn)行位數(shù)