【正文】 npnpQ A B A BQ A B A B? ? ? ? ???? ? ? ???根據(jù) CVSL反相器的原理 這是一對(duì) CMOS電路 分別完成 CVSL的新形式 (續(xù) ) Q A B CQ A B C? ? ???? ? ? ?? ??? ? ? ? ? ?? ? ? ? ? ? ? ?39。 CVSL反相器 : A = (X1+X2)(X3+X4) 1 2 3 4 1 2 3 4( ) ( )A X X X X X X X X? ? ? ? ?1 2 3 41 2 3 4( ) ( )Q A X X X XQ A X X X X? ? ? ??? ? ? ??取 A = (X1+X2)(X3+X4) 電路結(jié)構(gòu)與上面一個(gè)電路完全相同，只要將原量和非量交換位置。 A既是與門，又是與非門，分別可從端 Q 和 端輸出。 ? 通過反饋 ， 利用 P管把它拉到 Vdd。 附帶的優(yōu)點(diǎn)是 負(fù)載管沒有體效應(yīng) 。 ? 襯底加最低電位 —地 。 2) 柵極接地。 當(dāng) N陣列獲得的有效柵壓為 （ ?VTn） 時(shí) ， P陣列的有效柵壓為（ Vdd?|Vtp|） ， 因而 P管有較大的驅(qū)動(dòng)力 ， P管的內(nèi)阻減小 ， 輸出電平 VO升高 。 這么多的 P管僅僅為了傳輸卡諾圖中的互補(bǔ)項(xiàng) ， 能否省掉 ？ 能否象 NMOS電路那樣 ， 用一個(gè)負(fù)載管替代 ？ 為此 ， 美國 ATamp。 ? ? ? ?F A B C D E? ? ? ? 復(fù)雜的與或非電路 (續(xù) ) ? ? ? ?F A B C D E? ? ? ?? ?F A B C D E? ? ? 復(fù)雜的與或非電路 (續(xù) ) 全互補(bǔ)標(biāo)準(zhǔn) CMOS電路特點(diǎn)： ? 電路中 PMOS管的數(shù)目與 NMOS管的數(shù)目相同 。 最后一項(xiàng)非量控制傳“ 1”，宜用 P管， 傳輸門串聯(lián)接 Vdd。 最后一項(xiàng)是原量控制傳“ 0”，宜用 N管實(shí)現(xiàn)，可用兩個(gè)傳輸門串聯(lián)實(shí)現(xiàn)。 所謂恢復(fù)邏輯電路是指電路 存在著一個(gè)邏輯電平噪聲容限 ，當(dāng)輸入信號(hào)電平受到的噪聲干擾小于規(guī)定的容限時(shí) ， 輸出能恢復(fù)到確定的邏輯電平 。 CMOS差動(dòng)開關(guān)晶體管邏 (DPTL)(續(xù) ) DPTL電路的優(yōu)點(diǎn) : 1） 不用 P管 ， 全是 N管 ， 速度快 。 ? 可以發(fā)現(xiàn) ， 這個(gè)緩沖器實(shí)際上是一個(gè) CVSL(Cascade Voltage Switch Logic)反相器 。如圖所示。 由于這兩個(gè)缺點(diǎn)的存在，人們就不大愿意采用 CMOS傳輸網(wǎng)絡(luò)。 ? 這后一種電路不僅省掉了每一個(gè)傳輸門內(nèi)部 P管與 N管之間的連接 ， 而且允許把所有 P管集中在一起 ， 把所有的 N管集中在一起 ，有利于版圖設(shè)計(jì) 。因?yàn)?P管與 N管之間連接線太多 。 常規(guī) CMOS傳輸門邏輯電路 (續(xù) ) 其實(shí) ， 在兩個(gè)傳輸門串聯(lián)點(diǎn)上 ， P管與 N管的連接點(diǎn)是可以省掉的 。 比如 ， 把 8個(gè) N管一起做在 P阱中 ， 或者把 8個(gè) P管一起做在 N阱中 ， 在結(jié)構(gòu)上比較合理 。可是， NMOS傳輸網(wǎng)絡(luò)也有致命的缺點(diǎn)，電平蛻化，限制了級(jí)連數(shù)目。 CMOS差動(dòng)開關(guān)晶體管邏 (DPTL)(續(xù) ) ? 這個(gè) CMOS DPTL電路中不用 P管 。 又經(jīng)過一對(duì)反相器輸出 ，加強(qiáng)其驅(qū)動(dòng)能力 。 2） 全部用 N管 ， 連線簡單 ， 寄生參數(shù)少 ， 硅片面積省 。 全互補(bǔ)標(biāo)準(zhǔn) CMOS電路 CMOS靜態(tài)恢復(fù)邏輯以反相器為基礎(chǔ) 。 與非門 (續(xù) ) CMOS與非門的結(jié)構(gòu)如圖 。 ? P管陣列，兩個(gè)傳輸門串聯(lián)，接 Vdd。 如果輸入變量共有 k個(gè) ， 則總共需要 2k個(gè)晶體管 。T公司 Bell Labs研制了一種新的電路 ， 稱之為偽 NMOS邏輯 ， 如圖所示 。 為了能使反相器的輸出低于 ， 那么 ?n應(yīng)比 ?p大 6倍 。 3）有效柵極電壓 : 4） P管做在 N型襯底上或 N阱中，襯底加最高電壓 Vdd。 耗盡管的漏極接最高電位 。 級(jí)聯(lián)電壓開關(guān)邏輯 CVSL:Cascade Voltage Switch Logic 是一類新的 CMOS電路 ， 由 IBM公司在 1980年代開發(fā) 。 ? P陣列沒有邏輯 。 Q CVSL反相器 : A=X1+X2 1 2 1 2A X X X X? ? ? ?1212Q A X XQ A X X? ? ?? ? ?設(shè) A=X1+X2 NMOS組合網(wǎng)絡(luò)中， 一支是加 A 信號(hào)并聯(lián)；另一支是加 信號(hào)串聯(lián)。 1X2X3X4X1X3X2X4XQ Q CVSL反相器 : A = X1X2+X3(X4+X5) ? ?1 2 3 4 5 A X X X X X? ? ?令? ? ? ?1 2 3 4 5A X X X X X? ? ?? ?? ? ? ?1 2 3 4 51 2 3 4 5Q A X X X X XQ A X X X X X? ? ? ???? ? ? ? ??? CVSL反相器 (續(xù) ) 上面所有的例子都默認(rèn)了兩個(gè)限制： ? NMOS組合網(wǎng)絡(luò)是由兩支獨(dú)立的樹枝組成： 一支代表著 N陣列邏輯功能 另一支代表 P陣列邏輯功能 彼此沒有任何交叉鏈，因而所需晶體管的總數(shù)為 2k+2。 10 0 1np nn n pQ C b C b QC A B C A B Q? ? ???? ? ? ? ???? ? ? ?01npQ C A B Q? ? ? ?? ? ? ?01npQ C A B Q? ? ? ?再串聯(lián)一個(gè)交鏈段： ? ? ? ? ? ? ? ? ? ? ? ? ? ?39。 往往造成 P管與 N管同時(shí)導(dǎo)通 ， 增加了靜態(tài)功耗 ， 出現(xiàn)了比例邏輯現(xiàn)象 ? 也正由于有這段時(shí)間差 ， 電源電流中的毛刺 、 尖峰較大 。 dd 100 m VQ V Q?? DSL電路的工作原理 A=1 n1管截止 G ndF ?n10管導(dǎo)通 : F加到 p2管 ? p2管導(dǎo)通 : Q?Vdd n20管是否導(dǎo)通，取決于 F 之值 : 若 F? g s n 2 0 r e f d d T n T n( ) 0. 5V V F V V F V??? ? ? ? ? ?n20管導(dǎo)通，向 F 節(jié)點(diǎn)充電，直到 F= n20管截止； 若 F? n20管截止， F 電荷維持。 這樣 ， 在設(shè)計(jì)與制造時(shí) ， 不僅可以用短溝道器件 ， 而且溝道可以做得更短 ， 全部 NMOS管用更小的 ?值來做 ， 從而可以提高速度 。把進(jìn)位樹的 C0和 C0接在 DSL電路的電流控制輸入端，得DSL進(jìn)位電路。 一個(gè)倒相器要 2只管子 。 增加了靜態(tài)功耗 ， 提高了輸出低電平 ， 降低了噪聲容限 。 然而功耗是增加了 。 為此 ，把這些電路的基本單元 ——倒相器 ， 都加以時(shí)鐘控制 。 C2MOS電路 (續(xù) ) 東芝公司用這種 C2MOS電路不僅研制了 4K SRAM， 8K SRAM，還設(shè)計(jì)了 16bit ?p。 但東芝公司將這一概念落實(shí)到單元邏輯電路 ——門電路 ， 因而產(chǎn)生了 C2MOS門 。 ? 支持多種存儲(chǔ)器組織方式 。因?yàn)樗怯?jì)算地址的，不象 ALU，操作數(shù)種類多。這兩個(gè) PLA是用 NOR—NOR方式實(shí)現(xiàn)的標(biāo)準(zhǔn)CMOS電路 。 預(yù)充電 —放電邏輯 (續(xù) ) 1981年 ， Bell Labs生產(chǎn)了一種全 32bit CMOS ?p， 定名為Bellmac32。 6. 它支持?jǐn)?shù)據(jù)塊的操作。 例如 ， 把整個(gè)芯片劃分為兩個(gè)部分 ， 取指令單元和執(zhí)行單元 。 ? 在 I/O電路方面采用圍環(huán)技術(shù) 。 預(yù)充電 —放電邏輯 (續(xù) ) 最后 ， 分階段實(shí)現(xiàn) 。 然而 ， 它易于檢查 ， 易于模擬 ， 易于試行軟件 。 ?采用單相時(shí)鐘 ?，通常 ? = 0為預(yù)充電期， ? = 1為邏輯取值期。 預(yù)充電技術(shù)中的時(shí)鐘 與 C2MOS電路中的時(shí)鐘差別？ C2MOS電路： ? = 0， P管 N管全截止，電路不工作，不計(jì)狀態(tài)，也無功耗。 這里的靜態(tài)邏輯是全互補(bǔ)標(biāo)準(zhǔn) CMOS電路 ， N陣列有邏輯 ， P陣列也有同樣的對(duì)偶邏輯 ， P管總數(shù)同 N管總數(shù)相同 ， 共為 2k+2個(gè) 。 到這些輸入信號(hào)都已穩(wěn)定建立 ， 就等待取值時(shí)刻 （ ? = 1） 的到來 。 既節(jié)省了功率 ， 又節(jié)省了器件個(gè)數(shù) ， 相當(dāng)完美 。這對(duì)后級(jí)的定值 又帶來影響，干擾了后級(jí)的正確定值。 那么 ， 對(duì)于二相方案來說 ， 第一級(jí)與第二級(jí)沒有共同的預(yù)充電期 ， 就不可能實(shí)現(xiàn)同一個(gè)輸入變量同時(shí)加到前后兩級(jí) 。 ? 前 、 后兩級(jí)應(yīng)有共同的預(yù)充電期 。 3. 前后兩級(jí)確有共同的預(yù)充電期 4. 目前，還看不出有競爭現(xiàn)象。 2. 四級(jí)一個(gè)循環(huán)，版圖設(shè)計(jì)復(fù)雜。 這不僅增加了時(shí)鐘發(fā)生器 ， 且又增加了如何保持同步的難題 。 只有當(dāng)前級(jí)定值完成，從 1?0，經(jīng)倒相器后變?yōu)閺?0?1，釋放了后級(jí)的邏輯樹，后級(jí)才能放電定值。 必須指出 ， 充電期不能太短 ， 它必須保證邏輯樹內(nèi)所有節(jié)點(diǎn)的寄生電容能及時(shí)充滿 ， 保證負(fù)載電容上的電荷能及時(shí)放完 。為了減少這些影響，這個(gè)補(bǔ)充的 P管應(yīng)是低增益的“弱 P管” ，它的W/L較小，保持有 10?A的補(bǔ)充電流，僅僅作為平衡漏電流的作用。 稱為動(dòng)態(tài)偽 NMOS電路 （ DynamicPseudoNMOS）。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) 特別是，產(chǎn)生異或更為困難。 Z1加在第 2級(jí)的 P管邏輯上 ， Z1=Vdd， 把 P管封住 。 只要定值時(shí)間足夠長，整個(gè) N， P交替邏輯樹序列將全部定值完畢，將邏輯信息傳送到輸出端。 然后 ， 再考慮各種寄生現(xiàn)象的影響 。 4個(gè) P管并聯(lián)，源極接 Vdd，與襯底（或阱）同電位。 假定緊接著將 A， B， C， D一起加上激勵(lì)。 4）如果為了減少硅片面積而不得不采用擴(kuò)散層到地，那么應(yīng)當(dāng)只使用于該門的輸出端上，盡量不用于內(nèi)部節(jié)點(diǎn)連接。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) P側(cè)是兩管串聯(lián)，故只有一個(gè)漏極有貢獻(xiàn)。 若 Vi=0， P管導(dǎo)通， CL向 Cb轉(zhuǎn)移電荷。 如果補(bǔ)償量不大 ， 可以用自舉法 。 在這種邏輯電路中 ， 單個(gè)電路可以產(chǎn)生多種邏輯函數(shù) ， 因而器件總數(shù)可以節(jié)省 2倍以上 ， 它取決于電路中遞歸的次數(shù) 。應(yīng)設(shè)法合并為一個(gè) Domino電路。 對(duì)一個(gè)大型數(shù)字系統(tǒng)來講 ， 組合邏輯是必要的 ， 它負(fù)責(zé)數(shù)據(jù)加工 。 顯然 ， 對(duì)于一個(gè)時(shí)序的數(shù)字處理系統(tǒng) ， 其輸出是與輸入的歷史有關(guān)的 。 電荷共享、再分配問題日趨嚴(yán)重，也需要采用上節(jié)介紹的那種補(bǔ)充預(yù)充電的方法，將子函數(shù)也預(yù)充電。Bell Labs已經(jīng)把這種電路用于新一代高性能的 32bit的 CMOS ?p。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 另一個(gè)辦法是將內(nèi)部節(jié)點(diǎn)全部預(yù)充電。11/LLaaLCVVCCVVCC????? 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 為了克服電荷共享 、 電荷再分配等寄生現(xiàn)象： 1） 仔細(xì)安排邏輯樹 ， 使這種效應(yīng)降到最小 。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) N側(cè)的兩個(gè) N管共享一個(gè)漏極 . 只有二個(gè)漏極對(duì) CL有貢獻(xiàn)：一個(gè)在 P側(cè)，另一個(gè)在 N側(cè)。而且與晶體管連在一起的擴(kuò)散引線應(yīng)盡量短。隨著 A， B， C管的導(dǎo)通， C1上的電荷放掉，使得節(jié)點(diǎn) C1的電位降低， D管的體效應(yīng)減輕， D的導(dǎo)通能力就逐步增加，最后， A， B， C， D全導(dǎo)通。 體效應(yīng)作用取決于寄生電容 C1， C2， C3。 當(dāng)然 ， 這些寄生現(xiàn)象并不是多米諾邏輯所特有的 ， 其它動(dòng)態(tài)電路 ， 甚至靜態(tài)電路也有 。缺點(diǎn)也是明擺著的，由于采用了 P型邏輯樹，速度有所降低。 ? ?=1時(shí) ， 第 1級(jí)與第 3級(jí)進(jìn)入定值期 。 對(duì)給定的邏輯函數(shù)需要較多 的 MOS管 。 不過 ， Domino電路是有缺點(diǎn)的 。 若倒相器輸入端為“ 1”電平，則輸出將是“ 0”電平， P管更導(dǎo)通，將 Vdd傳進(jìn)來，使輸入端為“ 1”。 因此 ， 放電期限是有限制的 ， 即最低時(shí)鐘頻率是有限制的 。 如果前級(jí)尚未完成定值 ， 放電未放完 ， PZ節(jié)點(diǎn)上的電位較高 ， 倒相后 Z節(jié)點(diǎn)上的電壓就偏低 ，不可能釋放后級(jí)的邏輯樹 ， 后級(jí)就不可能定值 。 改進(jìn)的目標(biāo)是： ? 要求能夠直接級(jí)聯(lián) 。 實(shí)際上，與充電邏輯必須仔細(xì)設(shè)計(jì)時(shí)鐘，保證 1. 在充電期間不傳輸 2. 定值期間不充電、不取值 預(yù)充電 —放電邏輯 (續(xù) ) 一種簡單而有效的改進(jìn)方法是 ，采用三個(gè)獨(dú)立設(shè)計(jì)的時(shí)鐘分別控制每一級(jí)的預(yù)充電 、 定值（ 采樣 ） 、 傳輸 （ 保持 ） 。 ?9與 ?1相同， ?10與 ?2相同。 ? 每一級(jí)的時(shí)鐘信號(hào)分別為 ?1， ?3， ?5， …