【正文】 WHEN 29=D=4。 WHEN 21=D=64。 WHEN 13=D=162。 WHEN 05=D=239。 THEN IF TMP=63 THEN TMP:=0。 END SIN。 end one。 a:= 39。 elsif rising_edge(CLK) then if a = 39。 entity TRII is port ( clk,reset : in std_logic。 數(shù) 字化 SPWM 自然采樣法是用數(shù)字電路代替模擬電路來(lái)實(shí)現(xiàn) SPWM 自然采樣法的方法，即用數(shù)字比較器對(duì)數(shù)字化正弦調(diào)制波與數(shù)字化三角載波的幅值進(jìn)行實(shí)時(shí)比較，并據(jù)此決定 SPWM 的輸出波形，數(shù)字化 5PWM自然采樣法 原理如圖 5 所示。 調(diào)制法又分為單極性和雙極性 SPWM 控制方式。計(jì)算法是根據(jù)正弦波輸出頻率、幅值、半個(gè)周期內(nèi)的脈 沖數(shù)，通過(guò)準(zhǔn)確計(jì)算 SPWM 波中各脈沖的寬度和間隔，按照計(jì)算結(jié)果控制主電路中各開(kāi)關(guān)器件的通斷，得到所需要的 SPWM 波形。筆者接入的晶振為 100 MHz ,根據(jù)相電壓的頻率 X ,首先對(duì)他進(jìn)行 (100 106 / X) 分頻 ,因此第一步設(shè)計(jì)一個(gè)數(shù)控分頻器作為主頻 ,不但可以達(dá)到要求 ,還便于實(shí)驗(yàn)的調(diào)節(jié)。 圖 面積等效法調(diào)制圖 如圖 所示是第 K 個(gè)脈寬 ,對(duì)應(yīng)的正弦弧線與橫軸所包圍的面積 SA K ,脈寬矩形面積 S RK 。因此采用的逆變主電路是由 3 個(gè)單相全橋式逆變器組合成的三相逆變電路如圖 所示。與傳統(tǒng)電路設(shè)計(jì)方法相比， FPGA／ CPLD具有功能強(qiáng) 大，開(kāi)發(fā)周期短，投資少，便于追蹤市場(chǎng)變化及時(shí)修改產(chǎn)品設(shè)計(jì)，以及開(kāi)發(fā)工具智能化等特點(diǎn)。 基于 EDA 技術(shù)的航空電源逆變控制電路設(shè)計(jì) 摘要 ： 隨著電子電路逆變技術(shù)的不斷發(fā)展與完善，各種控制技術(shù)層出不窮。近年來(lái)， FPGA／ CPLD發(fā)展迅速，隨著集成電路制造工藝的不斷進(jìn)步，高性?xún)r(jià)比的 FPGA／ CPLD 器件推陳出新，使 FPGA／ CPLD 成為當(dāng)今硬件設(shè)計(jì)的重要途徑。 圖 三相逆變電路 如何控制逆變主電路中開(kāi)關(guān)器件的工作成為本系統(tǒng)能夠達(dá)到要求的關(guān)鍵 ,為了加快開(kāi)發(fā)進(jìn)度 ,更為重要的是提高設(shè)計(jì)的靈活性和精確度 ,引入現(xiàn)代 EDA(電子設(shè)計(jì)自動(dòng)化 )技術(shù) ,采用 VHDL 硬件描述語(yǔ)言 進(jìn)行控制邏輯編程 ,配置于大規(guī)模可編程器件 CPLD/ FPGA 芯片上 ,對(duì)主電路的工作狀態(tài)進(jìn)行控制 ,以獲得符合要求的電源電壓及波形。 | ??? Kk dMUs 41 sin ??|=MUs|cos k1? cos k4? |=s k4? =Us( k2? k3? ) SAk =| MUs∫ α 4 kα 1ksinθ dθ | = MUs | cos α 1 k cos α 4 k | = S Rk = Us (α 2 k α 3 k) 其中 ,M 為調(diào)制參數(shù)。每個(gè)脈寬產(chǎn)生的設(shè)計(jì)思路是 ,設(shè)計(jì)一個(gè)可逆計(jì)數(shù)器 ,順序是 29920202299 ,取出相應(yīng)的脈寬一半的數(shù)值 ( 轉(zhuǎn)換后 ) ,將數(shù)值與計(jì)數(shù)器的變量進(jìn)行比較 ,若變量大則輸出 0 ,否則輸出 1 ,這樣保證了脈寬準(zhǔn)確地處于等份的中央。計(jì)算法是很繁瑣的，當(dāng)需要輸出的正弦波的頻率、幅值或相位變化時(shí)，結(jié)果都要變化。本文采用的是單極性調(diào)制法圖 為單極性 SPWM 波形生成的原理圖， b 與一 b 為三角載波的正負(fù)峰值。 圖 數(shù)字化 SPWM 自然采樣 法原理示意圖 3 功能模塊設(shè)計(jì)方案 數(shù)字化三角載波的設(shè)計(jì) 在可編程邏輯器件中， PwM 波形發(fā)生器中的三角載波就是由加法計(jì)數(shù)器來(lái)產(chǎn)生的，計(jì)數(shù)器從 O 加到設(shè)定值 (即計(jì)數(shù)器最大值 N)，再?gòu)脑O(shè)定值減到 O，周而復(fù)始，生成數(shù)字的載波。 S : out std_logic_vector(7 downto 0))。039。039。 仿真結(jié)果圖所示如下： 圖 數(shù)字化三角載波的仿真結(jié)果圖 數(shù)字化正弦波的設(shè)計(jì) 在經(jīng)典的設(shè)計(jì)方法中，正弦波的生成，是通過(guò) DDS 數(shù)字調(diào)制的方法生成的。 ARCHITECTURE SIN_ARC OF SIN IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP: INTEGER RANGE 0TO 63。 ELSE TMP:=TMP+1。 WHEN 06=D=233。 WHEN 14=D=150。 WHEN 22=D=52。 WHEN 30=D=1。 WHEN 38=D=26。 WHEN 46=D=112。 WHEN 54=D=207。 WHEN 62=D=254。它產(chǎn)生的誤差，是在我們所承受的范圍之內(nèi)的。 DATA_IN_2 : in std_logic_vector (7 downto 0)。 end process。 P1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。在本次設(shè)計(jì)中，采用 4分頻分頻計(jì)，進(jìn)行模擬仿真。 architecture div of fen is signal Q:std_logic_vector(7 downto 0)。 end process。 use 。 VARIABLE X:STD_LOGIC。 END IF。點(diǎn)擊next 按鈕，按圖選擇。在便攜式產(chǎn)品等控制精度要求較高的場(chǎng)合有廣泛的應(yīng)用前景。 、正弦波的產(chǎn)生，各控制器的設(shè)計(jì)。 五． 對(duì)于這次航空逆變電源的設(shè)計(jì)，我對(duì)航空電源有了一定的了解。太陽(yáng)能發(fā)電會(huì)成為主要的供電來(lái)源。 本實(shí)驗(yàn)不僅對(duì)逆變控制器的實(shí)現(xiàn)技術(shù)做了初步的研究，還對(duì)其基本電路的構(gòu)成，調(diào)制波的產(chǎn)生經(jīng)行了研究。 FPGA 器件的特征和結(jié)構(gòu)。本實(shí)驗(yàn)我們采用的是 8 位輸出的軟件程序，所以我們選用的是 8 個(gè)發(fā)光二極管來(lái)實(shí)現(xiàn)航空電源的逆變，在開(kāi)發(fā)板上進(jìn)行排步之后就是進(jìn)行焊接組裝了。 end process。event and clk=39。 use 。64Hz end div。EVENT AND CLK=39。 use 。 architecture art of pare is BEGIN ： PROCESS(DAT1,DAT2) BEGIN IF(DAT1(7 DOWNTO 0)DAT2