【正文】 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ⑥ CPLD 的速度比 FPGA 快 ,并且具有較大的時間可預(yù)測性。 基于以上特點(diǎn)我們選取 CPLD 即 EM7128SLC84 作控制芯片。 圖 45： CPLD 控制模塊 電源模塊 電源模塊主要是把由交流變壓器輸出的 12V 交流電變成 5V 的直流電，原理見圖 42。還有謝謝我周圍的同窗朋友，他們在我設(shè)計(jì)中給了我許多寶貴的意見和建議。 在畢業(yè)論文設(shè)計(jì)過程中，我遇到了許多的 問題 。 圖 41：交通燈系統(tǒng) 基本原理圖 模塊 及功能 介紹 時鐘模塊 時鐘模塊主要提供給 CPLD12MHZ 的時鐘信息， 74LS00 的邏輯功能為兩輸入端四與非門，如下圖 43。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷 電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 ④ FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。通常的分類方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI系列、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的Mach 系列等。CPLD 的工作大部分是在電腦上完成的。為彌補(bǔ) PLD 只能設(shè)計(jì)小規(guī)模電路這一缺陷， 20 世紀(jì) 80 年代中期，推出了復(fù)雜 可編程邏輯器件 CPLD。 END a； 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 15 第三章 CPLD 的介紹 簡介 CPLD(Complex Programmable Logic Device)復(fù)雜 可編程邏輯器件 ，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于 大規(guī)模集成電路 范圍?！? WHEN 5=S=”1011011”。 ENTITY sevenv IS PORT(d:IN INTEGER RANGE 0 TO 15。 clk_temp=NOT clk_temp。 end process。039。039。039。 else thew:=0000。 ewr=39。 end if。 thew:=thew1。 tlew:=1001。 variable thew,tlew:std_logic_vector(3 downto 0)。 use 。在編譯過程中其生成一系列標(biāo)準(zhǔn)文件可進(jìn)行時序模擬，適配等。 硬件描述語言（ HDL） 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 7 Max+plusⅡ 軟件 支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL 和Altera 自己的硬件描述語言 AHDL。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件 。 而類型則用來指明該對象具有哪種數(shù)據(jù)類型。庫存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、配置和程序包集合。 （ 5） 對于用 VHDL 完成的一個確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。 （ 4） VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。成功的高水平的設(shè)計(jì)需要一種語言，一套工具和一種適當(dāng)?shù)姆椒?。這種語言的定義是非專有。 本文 采用可編程邏輯器件（ CPLD）制作，利用軟件編程，下載燒制實(shí)現(xiàn)。綠燈是通行信號，面對綠燈的車輛可以直行，左轉(zhuǎn)彎和右轉(zhuǎn)彎，除非另一種標(biāo)志禁止某一種轉(zhuǎn)向。 電氣啟動的紅綠燈出現(xiàn)在美國，這種紅綠燈由紅綠黃三色圓形的投光器組成， 1914 年始安裝于紐約市 5 號大街的一座高塔上。通過電路優(yōu)化設(shè)計(jì) ,可以使用規(guī)模更小的可編程邏輯芯片 ,從而降低系統(tǒng)成本。 EDA 技術(shù)的一個重要特征就是使用硬件描述語言(HDL)來完成系統(tǒng)的設(shè)計(jì)文件 ， 應(yīng)用 VHDL 的數(shù)字電路實(shí)驗(yàn)降低了數(shù)字系統(tǒng)的設(shè)計(jì)難度 ,這在電子設(shè)計(jì)領(lǐng)域已得到設(shè)計(jì)者的廣泛采用 。隨著大規(guī)模集成電路及計(jì)算機(jī)技術(shù)的迅速發(fā)展，以及人工智能在控制技 術(shù)方面的廣泛運(yùn)用，智能設(shè)備有了很大的發(fā)展，是現(xiàn)代科技發(fā)展的主流方向。 VHDL 設(shè)計(jì)技術(shù)對可編程專用集成電路 (ASIC)的發(fā)展起著極為重要的作用。 1868 年，英國機(jī)械工程師納伊特在倫敦威斯敏斯特區(qū)的議會大廈前的廣場上，安裝了世界上最早的煤氣紅綠燈。紅外光束能 把信號燈的紅燈延長一段時間，推遲汽車放行，以免發(fā)生交通事故。城市交通控制系統(tǒng)與先進(jìn)的電子技術(shù)、計(jì)算機(jī)技術(shù)、自動控制技術(shù)、通訊技術(shù)以及人工智能技術(shù)相結(jié)合就產(chǎn)生了智能交通系統(tǒng)，它是具有重要現(xiàn)實(shí)意義的交通解決方案。每個設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本，易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。這種語言參考手冊沒有定義模擬器，但明確定義了每個模擬器必須使用每一部分的語言。 （ 3）多種描述方式，適應(yīng)層次化設(shè)計(jì)。 （ 2） VHDL 語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時延特性都會有很大的差別，甚至某些額外的電路還使得系統(tǒng)運(yùn)行效率達(dá)不到要求。在 VHDL 語言中 , 對象包 括 4 類 : 常量 (CONSTANT) 、信號 (SIGNAL) 、變量 (VARIABLE) 和文件 (FILE) 。標(biāo)準(zhǔn)的 VHDL 數(shù)據(jù)類型是 VHDL 最常用、最基本的數(shù)據(jù)類型，這些數(shù)據(jù)類型都已經(jīng)在 VHDL 的標(biāo)準(zhǔn)程序包 STANDARD 和 了定義，并在設(shè)計(jì)時可以隨時調(diào)用。 完全 集成化 Max+plusⅡ 的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快 動態(tài)調(diào)試 、縮短開發(fā)周期。 圖 21： MAX+PLUS II 設(shè)計(jì)流程圖 其中： 設(shè)計(jì)輸入 用戶可使用 MAX+PLUS 提供的圖形編輯器和文本編輯器實(shí)現(xiàn)圖形，HDL 的輸入，也可輸入網(wǎng)表文件。 交通燈軟件部分 軟件部分，主要有定時計(jì)數(shù)模塊、七段數(shù)碼管的輸出顯示模塊、紅、 綠、黃三色燈的控制模塊、分頻器、 24 譯碼器。 architecture a of jtd is 數(shù)據(jù)選擇器 七段譯碼器 計(jì)數(shù)器 24 線譯碼器 東西及南北方向紅綠燈時間及指示 分頻器 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 10 type rgyew is(yellow,green,red)。 then case stateew is when green=if aew=39。 ewr=39。 aew:=39。 tlew:=0100。 thew:=thew1。 end if。 ewy=39。 else thew:=0000。 end if。 ARCHTECTURE rtl 0F clk_div IS SIGNAL count:STD_LOGIC_VECTOR( 22 DOWNTO 0)。 clk_div12=clk_temp?！? WHEN 2=S=”1101101”?！? WHEN OTHERS=S=”0000000”。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電 路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。 如何使用 CPLD 是一種用戶根 據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。這種修改設(shè)計(jì)相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對 CPLD 來說可進(jìn)行上萬次。 ③ 在編程上 FPGA 比 CPLD 具有更大的靈活性。這是由于 FPGA是門級編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 18 第 四 章 設(shè)計(jì)流程和硬件介紹 根據(jù)設(shè)計(jì)需要假設(shè)主干道 東西方向和南北方向的車流量大致相同，因此紅、黃、綠燈的時長也相同，定為紅燈 45秒，黃燈 5秒，綠燈 40秒， 同時用紅、黃、綠 數(shù)碼管 以倒計(jì)時的方式顯示允許或禁止通行的時間 ； 每次由綠燈變?yōu)榧t燈的過程中，亮 5S 的黃燈作為過渡。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 22 圖 42：電源模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 23 第 五 章 仿真波形 時鐘信號為連續(xù)脈沖，時鐘信號上升沿有效，南北方向紅燈開始亮 45S，此時東西方向綠燈開始亮 40S，然后東西方向黃燈 亮 5s 后；東西方向紅燈開始亮45S，此時南北方向綠燈開始亮 40S，然后南北方向黃燈亮 5s。同時也要感謝自己遇到困難的時候沒有一蹶不振，取而代之的是找到了最好的方法來解決問題 ，這次畢業(yè)設(shè)計(jì)的完成， 與各位老師、同學(xué)和朋友的關(guān)心、支持和鼓勵是分不開的 。 圖 51:仿真波形