eda課程設計--基于fpga的dds信號發(fā)生器設計-文庫吧在線文庫
【正文】 )。hfb。hbf。hbb。h7b。b1)begin F = 1639。//0 key1:MOD = 239。//5 key6:V = 10。//2 key3:MOD = 239。 MOD = 239。 assign DATA[7:4] = outDB。h7e。hbe。hef。hfe。 reg INITIAL。//voltage 0~50 input [3:0]outDB。 DATA[7:4] = outDB。b00:temp_a = inDB。b1101。b01) counter_i = counter_i + 1。 reg [3:0]temp_c。 參考文獻 ： [1] 潘志浪，基于 FPGA 的 DDS 信號源設計： [碩士論文 ]，武漢：武漢理工大學通信與信息系統(tǒng)專業(yè)， 2020 [2] 姜雪松、張海風，可編程邏輯器件和 EDA 設計技術，北京：機械工業(yè)出版社， 2020 [3] 于楓、張麗英、廖宗建， ALTERA 可編程邏輯器件應用技術，北京：科學出版社， 2020 附錄 1 FPGA 底層設計原理圖 附錄 2 附錄 3 1. 利用撥碼開關控制波形的程序 module MKEY(CLK,CLKC,inDB,outDB,DATA)。 圖 2— 1 總程序流程圖 圖 2— 2 子程序流程圖 ： 利用 DDS 信號發(fā)生器輸出的波形 分析： 波形形狀均良好，未出現(xiàn)明顯失真。波形發(fā)生器采取全數(shù)字化結構，用硬件描述語言 Verilog 設計實現(xiàn)其頻率可調可顯示。相位累加器在每一個參考時鐘脈沖輸入時，累加一次頻率 字，其輸出相應增加一個步長的相位增量。 一般選用 FPGA/CPLD 器件作為 DDS 的實現(xiàn)器件，對于 D/A 轉換器的選擇，首先要考慮到 D/A 轉換器的轉換速率。 相位累加器輸出的數(shù)據(jù)的高位地址作為波形存儲器的地址，從而進行相位到幅值的轉換，即可在給定的時間上確定輸出的波形幅值。 ，會給代碼的調試和維護帶來不便。 方案二 ：獨立按鍵 優(yōu)點：控制時序較簡單，較易于編程與調試。 電氣與電子信息工程學院 電子技術課程設計報告 名 稱： 基于 FPGA 的 DDS 信號發(fā)生器設計 專業(yè)名稱： 電子信息工程 班 級： 電子信息工程 2020 級本科（ 2）班 學 號： 202040210224 姓 名： 張海波 指導教師： 齊 海 兵、夏術泉 設計時間： 2020 年 12 月 17 日 — 2020 年 12 月 28 日 設計地點： K2 五樓 實驗室 完成時間： 2020 年 1 月 9 日 電子 技術 課程設計成績評定表 課程設計題目： 基于 FPGA 的 DDS 信號發(fā)生器設計 成績評定依據(jù)： 課程設計考勤情況（ 20％）： 課程設計答辯情況（ 30％）： 完成設計任務及報告規(guī)范性 （ 50％） ： 最終評定成績（以優(yōu)、良、中、及格、不及 格評定） 指導教師簽字： 年 月 日 摘要 本次課程設計 利用正負十二伏的直流電源，開發(fā)板和最小系統(tǒng)板做出 DDS信號發(fā)生器，要求可以
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