eda課程設(shè)計(jì)--基于fpga的dds信號(hào)發(fā)生器設(shè)計(jì)-文庫吧在線文庫
【正文】 )。hfb。hbf。hbb。h7b。b1)begin F = 1639。//0 key1:MOD = 239。//5 key6:V = 10。//2 key3:MOD = 239。 MOD = 239。 assign DATA[7:4] = outDB。h7e。hbe。hef。hfe。 reg INITIAL。//voltage 0~50 input [3:0]outDB。 DATA[7:4] = outDB。b00:temp_a = inDB。b1101。b01) counter_i = counter_i + 1。 reg [3:0]temp_c。 參考文獻(xiàn) ： [1] 潘志浪，基于 FPGA 的 DDS 信號(hào)源設(shè)計(jì)： [碩士論文 ]，武漢：武漢理工大學(xué)通信與信息系統(tǒng)專業(yè)， 2020 [2] 姜雪松、張海風(fēng)，可編程邏輯器件和 EDA 設(shè)計(jì)技術(shù)，北京：機(jī)械工業(yè)出版社， 2020 [3] 于楓、張麗英、廖宗建， ALTERA 可編程邏輯器件應(yīng)用技術(shù)，北京：科學(xué)出版社， 2020 附錄 1 FPGA 底層設(shè)計(jì)原理圖 附錄 2 附錄 3 1. 利用撥碼開關(guān)控制波形的程序 module MKEY(CLK,CLKC,inDB,outDB,DATA)。 圖 2— 1 總程序流程圖 圖 2— 2 子程序流程圖 ： 利用 DDS 信號(hào)發(fā)生器輸出的波形 分析： 波形形狀均良好，未出現(xiàn)明顯失真。波形發(fā)生器采取全數(shù)字化結(jié)構(gòu)，用硬件描述語言 Verilog 設(shè)計(jì)實(shí)現(xiàn)其頻率可調(diào)可顯示。相位累加器在每一個(gè)參考時(shí)鐘脈沖輸入時(shí)，累加一次頻率 字，其輸出相應(yīng)增加一個(gè)步長的相位增量。 一般選用 FPGA/CPLD 器件作為 DDS 的實(shí)現(xiàn)器件，對于 D/A 轉(zhuǎn)換器的選擇，首先要考慮到 D/A 轉(zhuǎn)換器的轉(zhuǎn)換速率。 相位累加器輸出的數(shù)據(jù)的高位地址作為波形存儲(chǔ)器的地址，從而進(jìn)行相位到幅值的轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形幅值。 ，會(huì)給代碼的調(diào)試和維護(hù)帶來不便。 方案二 ：獨(dú)立按鍵 優(yōu)點(diǎn)：控制時(shí)序較簡單，較易于編程與調(diào)試。 電氣與電子信息工程學(xué)院 電子技術(shù)課程設(shè)計(jì)報(bào)告 名 稱： 基于 FPGA 的 DDS 信號(hào)發(fā)生器設(shè)計(jì) 專業(yè)名稱： 電子信息工程 班 級(jí)： 電子信息工程 2020 級(jí)本科（ 2）班 學(xué) 號(hào)： 202040210224 姓 名： 張海波 指導(dǎo)教師： 齊 海 兵、夏術(shù)泉 設(shè)計(jì)時(shí)間： 2020 年 12 月 17 日 — 2020 年 12 月 28 日 設(shè)計(jì)地點(diǎn)： K2 五樓 實(shí)驗(yàn)室 完成時(shí)間： 2020 年 1 月 9 日 電子 技術(shù) 課程設(shè)計(jì)成績評定表 課程設(shè)計(jì)題目： 基于 FPGA 的 DDS 信號(hào)發(fā)生器設(shè)計(jì) 成績評定依據(jù)： 課程設(shè)計(jì)考勤情況（ 20％）： 課程設(shè)計(jì)答辯情況（ 30％）： 完成設(shè)計(jì)任務(wù)及報(bào)告規(guī)范性 （ 50％） ： 最終評定成績（以優(yōu)、良、中、及格、不及 格評定） 指導(dǎo)教師簽字： 年 月 日 摘要 本次課程設(shè)計(jì) 利用正負(fù)十二伏的直流電源，開發(fā)板和最小系統(tǒng)板做出 DDS信號(hào)發(fā)生器，要求可以
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1