【正文】 最基本的問題是什么樣的工作能自動完成 ， 什么樣的不能 。 計算機體系結(jié)構(gòu)和硬線邏輯的基本概念 計算機體統(tǒng)結(jié)構(gòu)： 是一門討論和研究通用的計算機中央處理器如何提高運算速度性能的學問 。 研究并行快速算法 。 驗證工程師編寫各種層次的測試模塊對具體電路設計工程師所設計的模塊進行全面細致的驗證。 input a,b,sl。 RTL模塊是可綜合的，它是行為模塊的一個子集合。 output [width :0] sum。 sum = a_reg + b_reg 。 bin=3。能用綜合器把它轉(zhuǎn)換為門級邏輯。 ... module internals ... endmodule Specifically, the Tflipflop could be defined as a module as follows: module T_FF (q, clock, reset)。 endmodule module T_FF(q, clk, reset)。 input clk, reset。 T_FF tff3(q[3],q[2], reset)。 output q。 reg clk。b1。 //terminate the simulation end // Monitor the outputs initial $monitor($time, Output q = %d, q)。b1。 // instantiate the design block // Control the clk signal that drives the design block. Cycle time = 10 initial clk = 139。b0。 wire d。 input clk, reset。 D_FF dff0(q, d, clk, reset)。 //I/O signals will be explained later. T_FF tff0(q[0],clk, reset)。 6) Verilog HDL后仿真測試模塊 ： 同 3）、 4），但被測試的模塊至少是一個門級描述的或用具體 FPGA(ASIC)庫器件 (帶時間延遲信息 )描述的結(jié)構(gòu)型 Verilog HDL 模塊。 end endmodule Verilog HDL測試 由于 t 模塊中 Verilog HDL語句的功能 可以對 myadder 模塊進行測試 myadder 模塊輸入了必須的信號： rst， clk， ain， bin 觀測該模塊的輸出： sumout 看一看它是否符合設計要求。 reg clk。 b_reg = ’b0。 not u1（ ns1， sl）； and 1 u2（ sela， a， nsl）； and 1 u3 （ selb， b， sl）； or 2 u4（ out ， sela， selb）； endmodule out a b sl selb sela nsl Verilog HDL入門 module myadder(clock, reset, a, b, sum)。 else out = b。 邏輯綜合： 把 RTL級模塊轉(zhuǎn)換成門級 。 怎樣設計如此復雜的系統(tǒng) ？ 現(xiàn)代的設計方法： 選用合適的 EDA仿真 工具； 選用合適 電路圖輸入和 HDL編輯工具； 逐個編寫可綜合 HDL模塊； 逐個編寫 HDL測試模塊； 逐個做 Verilog HDL 電路邏輯訪真； 編寫 Verilog HDL總測試模塊； 做系統(tǒng)電路邏輯總仿真； 怎樣設計如此復雜的系統(tǒng) ？ 現(xiàn)代的設計方法（續(xù)前）： 選用合適的基本邏輯元件庫和宏庫 租用或購買必要的 IP核； 選用合適的綜合器； 進行綜合得到門級電路結(jié)構(gòu)； 布局布線，得到時延文件； 后仿真； 定型， FPGA編碼或 ASIC投片 TopDown 設計思想 系 統(tǒng) 級 設 計模 塊Ａ 模 塊Ａ１ 模 塊Ａ３ 模 塊Ａ２ 模 塊Ｃ１ 模 塊Ｃ２ 模 塊 C 模 塊Ｂ 模 塊Ｂ１ 模 塊Ｂ２ HDL 設 計 文 件 HDL 功 能 仿 真 HDL 綜合 優(yōu) 化 、布 局 布 線 布 線 后 門 級 仿 真 圖 163 HDL 設 計 流 程 圖 電 路 功 能 仿 真 電 路 圖 設 計 文 件 電 路 制 造 工 藝 文 件 或 FPGA 碼 流 文 件 有 問 題 沒 問 題有 問 題 沒 問 題 有 問 題 沒 問 題 與 實 現(xiàn) 邏 輯 的 物理 器 件 有 關(guān) 的 工 藝技 術(shù) 文 件確定實現(xiàn)電路的具體庫名用EDA設計數(shù)字系統(tǒng)的流程 一個真實的設計流程 Preliminary Design Flow for the Barracuda 為什么要用 硬件描述語言來設計 ？ 電路的邏輯功能容易理解； 便于計算機對邏輯進行分析處理； 把邏輯設計與具體電路的實現(xiàn)分成兩個獨立 的階段來操作； 邏輯設計與實現(xiàn)的工藝無關(guān)； 邏輯設計的資源積累可以重復利用； 可以由多人共同更好更快地設計非常復雜 的邏輯電路（幾十萬門以上的邏輯系統(tǒng)）。 實現(xiàn) 非實時系統(tǒng) ：通用的計算機和利用通用計算機改裝的設備 ， 主要工作量是編寫 “ C” 程序 。 處理工作從本質(zhì)上說都是數(shù)學運算。 這種語言就是編程語言 。 ” （ 摘自 Denning et al., “Computing as a Discipline,” Communication of ACM, January,1989） 。 硬線邏輯： 由與門 、 或門 、 非門 、 觸發(fā)器 、 多路器等基本邏輯部件造成的邏輯系統(tǒng) 。 電路實現(xiàn)問題： 設計并研制具有并行結(jié)構(gòu)的數(shù)字和計算邏輯結(jié)構(gòu) 。 庫模型的設計：可以用于描述 ASIC 和 FPGA的基本單元（ Cell）部件，也可以描述復雜的宏單元（ Macro Cell）。 output out。 結(jié)構(gòu)級 module muxtwo (out, a, b, sl)。 reg [width1:0] a_reg, b_reg。 end endmodule Verilog HDL模塊的測試 `include module t。 70 rst=0； 70 rst = 1； end always 50 clk = ~clk。 3) Verilog HDL測試模塊 ： 用 Verilog HDL描述的模塊，可以用來產(chǎn)生測試信號序列并可以接收被測試模塊的信號，用于驗證所設計的模塊是否能正常運行，往往不可綜合成具體門級電路。 ... functionality of Tflipflop ... endmodule Verilog is both a behavioral and a structural language. Internals of each module can be defined at four levels of abstraction, depending on the needs of the design. The module behaves identically with the external environment irrespective of the level of abstraction at which the module is described. The internals of the module are hidden from the environment. Thus, the level of abstraction to describe a module can be changed without any change in the environment. Levels of abstraction Behavioral or algorithmic level This is the highest level of abstraction provided by Verilog HDL. A module can be implemented in terms of the desired design algorithm without concern for the hardware implementation details. Designing at this level is very similar to C programming. Dataflow level At this level, the module is designed by specifying the data flow.