【正文】 subblocks until we decide that we cannot break up the blocks any further. A bottomup methodology flows in the opposite direction. ? We bine small building blocks and build bigger blocks。 2) 寄存器傳輸級(jí) Verilog HDL模塊： 也可稱為 RTL （ Verilog） HDL模塊。 initial begin rst = 1； clk = 0。 end else begin a_reg = a。 input clock, reset。 RTL模塊的數(shù)據(jù)流動(dòng)必須基于時(shí)鐘。 布局布線： 在門(mén)級(jí)模型的基礎(chǔ)上加上了布線延時(shí) 布局布線后仿真： 與真實(shí)的電路最接近的驗(yàn)證。 兩 者建模能力的比較 VHDL VITAL 系統(tǒng)級(jí) 算法級(jí) 寄存器傳輸級(jí) 邏輯門(mén)級(jí) 開(kāi)關(guān)電路級(jí) 行為級(jí) 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilog Verilog HDL 的應(yīng)用方面 ASIC 和 FPGA設(shè)計(jì)師可用它來(lái)編寫(xiě)可綜合的代碼。 實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 1) 算法問(wèn)題 。 算法和數(shù)據(jù)結(jié)構(gòu)的基本概念 算法就是解決特定問(wèn)題的有序步驟 。 常用的編程語(yǔ)言： C、 Pascal、 Fortran、 Basic或匯編語(yǔ)言 。 計(jì)算 （ Computing） 的基本概念 “ Computing 這門(mén)學(xué)問(wèn)研究怎樣系統(tǒng)地有步驟地描述和轉(zhuǎn)換信息 ， 實(shí)質(zhì)上它是一門(mén)覆蓋了多個(gè)知識(shí)和技術(shù)范疇的學(xué)問(wèn) ， 其中包括了計(jì)算的理論 、 分析 、 設(shè)計(jì) 、 效率和應(yīng)用 。 數(shù)據(jù)結(jié)構(gòu)就是解決特定問(wèn)題的相應(yīng)的模型 。 2) 電路實(shí)現(xiàn)問(wèn)題： 如果 由最快的 信號(hào)處理專用的微處理器為核心的設(shè)備也來(lái)不及處理如此大量的數(shù)據(jù)怎么辦呢 ？ 實(shí)時(shí) DSP系統(tǒng)實(shí)現(xiàn) 存在的技難點(diǎn)和解決辦法 算法問(wèn)題 。 描述系統(tǒng)的結(jié)構(gòu)，做高層次的仿真。 行為級(jí)和 RTL級(jí) module muxtwo (out, a, b, sl)。RTL模塊在每個(gè)時(shí)鐘的沿時(shí)刻，其變量的值必定是精確的。 input [width1:0] a, b。 b_reg = b。 ain = 0。它是符合特定標(biāo)準(zhǔn)和風(fēng)格的描述狀態(tài)轉(zhuǎn)移和變化的 Verilog HDL模塊。 ? ., we could build D_FF from ‘a(chǎn)nd’ and ‘or’ gates, or we could build a custom D_FF from transistors. Thus, the bottomup flow meets the topdown flow at the level of the D_FF. Modules A module is the basic building block in Verilog. A module can be an element or a collection of lowerlevel design blocks. Typically, elements are grouped into modules to provide mon functionality that is used at many places in the design. A module provides the necessary functionality to the higherlevel block through its port interface (inputs and outputs), but hides the internal implementation. This allows the designer to modify module internals without affecting the rest of the design. In Verilog, a module is declared by the keyword module. A corresponding keyword endmodule must appear at the end of the module definition. Each module must have a module_name, which is the identifier for the module, and a module_terminal_list, which describes the input and output terminals of the module. module module_name (module_terminal_list)。 T_FF tff3(q[3],q[2], reset)。 output [3:0] q。 T_FF tff2(q[2],q[1], reset)。 // not is a Verilogprovided primitive. case sensitive endmodule ? Since T_FF instantiates D_FF, we must now define the internals of module D_FF. We assume asynchronous reset for the D_FFF. module D_FF(q, d, clk, reset)。 the reset signal stays up from time 0 to 15 and then goes up again from time 195 to 205. Output q counts from 0 to 15. module stimulus。 //toggle clk every 5 time units // Control the reset signal that drives the design block // reset is asserted from 0 to 20 and from 200 to 220. initial begin reset = 139。 20 $finish。 10 reset = 139。b0。 else q = d。 D_FF dff0(q, d, clk, reset)。 //4 instances of the module T_FF are created. T_FF tff0(q[0],clk, reset)。 // Instantiate D_FF. Call it dff0. not n1(d, q)。 T_FF tff1(q[1],q[0], reset)。 Verilog174。 有關(guān) Verilog HDL的幾個(gè)重要基本概念 1) 綜合： 通過(guò)工具把用 Verilog HDL描述的模塊自動(dòng)轉(zhuǎn)換為用門(mén)級(jí)電路網(wǎng)表表示的模塊的過(guò)程。 myadder(.clock(clk), .reset(rst), .a(ain), .b(bin), .sum(sumout))。 sum= ’b0。 parameter width = 8。 endmodule a b sl out 行為級(jí)和 RTL級(jí) a b sl out 這個(gè)行為的描述并沒(méi)有說(shuō)明如果輸入 a 或 b是三態(tài)的（高阻時(shí)）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實(shí)電路是有一定的輸出的。 后仿真： 用門(mén)級(jí)模型做驗(yàn)證，檢查門(mén)的互連邏輯其功能是否正確。 有哪幾種硬件描述語(yǔ)言？ 各有什么特點(diǎn)？ Verilog HDL 較多的第三方工具的支持 語(yǔ)法結(jié)構(gòu)比 VHDL簡(jiǎn)單 學(xué)習(xí)起來(lái)比 VHDL容易 仿真工具比較好使 測(cè)試激勵(lì)模塊容易編寫(xiě) Verilog HDL 的發(fā)展歷史 Verilog HDL 公開(kāi)發(fā)表 CADENCE 公司購(gòu)買 Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’ s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 1998 ? VerilogHDLIEEE1364 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種硬件描述語(yǔ)言？ 各有什么特點(diǎn)？ VHDL 比 VerilogHDL早幾年成為 I EEE標(biāo)準(zhǔn)； 語(yǔ)法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫(xiě)出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計(jì)人員合作完成 的特大型項(xiàng)目（一百萬(wàn)門(mén)以上）。 實(shí)時(shí)系統(tǒng) ： 信號(hào)處理專用的微處理器為核心的設(shè)備 ， 主要工作量是編寫(xiě)匯編程序 。 完全可以用計(jì)算機(jī)或微處理器來(lái)完成處理工作。 程序： 由編程語(yǔ)言所表達(dá)的算法問(wèn)題的求解過(guò)程就是 。 它提出的