【正文】 .. 41 第五章 調制解調系統的仿真 ............................................................................................ 42 第一節(jié) 仿真參數設置 ................................................................................................... 42 第二節(jié) 仿真結果 ........................................................................................................... 42 一、 16QAM 調制器的仿真結果 ........................................................................... 42 二、 16QAM 解制器的仿真結果 ........................................................................... 46 第三節(jié) 仿真結果分析 ................................................................................................... 49 第五節(jié) 本章小結 ........................................................................................................... 49 重慶郵電大學本科畢業(yè)設計（論文） IV 結 論 .................................................................................................................................... 51 致 謝 .................................................................................................................................... 52 參考文獻 ................................................................................................................................ 53 附 錄 .................................................................................................................................... 54 一、英文原文 ................................................................................................................. 54 二、英文翻譯 ................................................................................................................. 61 三、源程序 ..................................................................................................................... 67 四、其他 ......................................................................................................................... 73 重慶郵電大學本科畢業(yè)設計（論文） 1 前 言 在許多領域現場可編程門陣列（ FPGA)芯片都有廣泛的應用，尤其是在數字通信領域當中， FPGA 極強的實時性和并行處理能力能夠完成對信號的實時處理。關于載波信號發(fā)生器的設計，本文釆取傳統 DDS 采用的正弦查表來實現 DDS 中相位幅度的轉換。之后利用 Alera公司的 Quartus II 軟件加載 ModelSim作為軟件開發(fā)環(huán)境，設計并實現了 16QAM 調制解調系統的串并轉換、差分和星座映射、 DDS 和加法器等關鍵模塊。demodulation system is built with the SystemView software. Then, by way of analyzing system position modules and partial simulation, the design of the l6QAM modulation system based on FPGA is put forwards. Finally the whole system simulation is realized with Verilog, And programmed to pile debug. In this paper, the principle and design method of carrier recovery, quadrature coherent demodulator, FIR low pass filter and sampling and decision are detailedly introduced. Firstly, The system of 16QAM is simulated with SystemView. Then, each functional module is implemented with Verilog HDL on the Quartus II sofiware flat, and the functionamp。 DSP 和 FPGA 兩者各有所長，實現時，一般都是配合使用， 通常是利用 FPGA 的可重配置和高并行度作 FIR、 FFT 等的協處理器，而用 DSP 作主處理器。 FPGA 在數字通信領域的應用，極大地推動了 SOC 的發(fā)展，同時也讓現代 通信系統的性能得到了大大的改善。為了使基帶信號能夠在頻帶信道上進行傳輸，比如無線信道， 同時也為了能夠同時傳輸多路基帶信號，就需要采用調制和解調的技術。在數字調制系統中的頻譜利用率主要是指傳輸的效率問題。所以，在選擇調制方案時，第三代移動通信系統考慮的就不能只是抗干擾性能，頻帶利用率與靈活性應該予以更多考慮。在實現方法及過程中，多數文章內容以軟件仿真為主，而且大多文章只實現系統的某個模塊，介紹用 FPGA 硬件實現的文章更是寥寥無幾。數字 QAM 調制解調技術自提出至今雖然己經得到長足的發(fā)展，但研究的重心往往偏于 QAM 調制解調的各種模塊的算法實現。采樣判決采用門限設計來實現。在多進制聯合鍵控體制中，相位鍵控的帶寬和功率占用方面都具有優(yōu)勢，即帶寬占用小和比特信噪比要求低。 例如一個 16 位正交幅度調制信號的星座圖如圖 所示，該星座圖是通過用16QAM 中 M＝ 4PAM 的信號對每個正交載波進行振幅調制再將兩路幅值映射到x， y 軸得到的，星座點數為 4 4 16??。此處 4L? 時為16QAM 相干解調。因為硬件描述語言可以比較抽象的層次上描述設計的結構和內部特征，而對系統進行行為描述的目的是在系統設計的初始階段，通過對系統行為描述的仿真來發(fā)現系統設計中存在的問題。因此，對一個正數的二進制碼取反加 1 則得到相應負數的二進制碼。 wire clk_dds。 add addqam ( .clk_dds(clk_dds), .rst(rst), .en(en), .data(data2), .dataout(data_out) )。 input clk_in,clk_out,rst,en。 else data_out=dout。 DDS 有如下優(yōu)點： 頻率分辨率高，輸出頻點多，可達 2 的 N 次方個頻點 (N 為相位累加器位數 )； 頻率切換速度快，可達 us 量級； 頻率切換時相位連續(xù)； 可以輸出寬帶正交信號； 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用； 可以產生任意波形； 全數字化實現，便于集成，體積小，重量輕。例如，一個很慢的正弦波可能將有 1 度的Δ相位。函數發(fā)生器能夠指定一個頻率表，該表包括由波形頻率和持續(xù)時間信息組成的各個段。 根據 FPGA 實際情況和 DDS 原理，我們決定不用額外的芯片來產 生載波，而直接利用 FPGA 本身的資源來實現，從 FPGA 芯片資料上可以看到，芯片內部有165888bit 的 ram存儲器，如果我們利用這些存儲器將 dds 的數據存到芯片中，在設置好地址，那將可以實現專門 dds 芯片的功能，同時還能節(jié)約成本，而且數據在內部生成，也便于我們對其進行處理，同時 FPGA 本身有其獨特的優(yōu)勢，使得我們產生載波有了比利用芯片更大的自由度和靈活度，這給設計人員帶來了極大的方便。由公式 0 /2Ncf f K?可知頻率字越大，輸出正弦載波頻率越高，分辨率越低；頻率字越小，輸出正弦載波頻率越低，分辨率越高。 output signed[17:0] dataout。 always (posedge clk_dds or posedge rst) begin if(rst) begin csignal = 0。b0001: begin // 2cossin csignal[16:1] = ~cosine[15:0]。 ssignal[0] = 0。 csignal[15:0] = ~cosine[15:0]。 end 439。 ssignal[16] = sine[15]。b1001: begin // 2cossin csignal[16:1] = cosine[15:0]。 ssignal[0] = 0。 csignal[15:0] = cosine[15:0]。 end 439。 ssignal[16] = sine[15]。 //頻率控制字寫使能 input clk。 wire [31 : 0] data。 else if(en) ADD_A = data。 end //調用兩個 ROM，存儲著正余弦波形一個周期的數值。 always (posedge clka) begin case(addra) 1039。d 2 。d1 。d 3 : douta=1639。而部分差分編碼相對于全差分編碼由于減少了差分編碼的 bit 數。d3 。 1039。 output [15:0] douta。d 2 : douta= 1639。 input clka。 //ADD_B 為累加的結果 end always (posedge clk or posedge reset) begin if(reset) cose_DR = 0。 assign cose = cose_DR。 //余弦信號輸出 reg [31 : 0] ADD_A。 end 重慶郵電大學本科畢業(yè)設計（論文） 20 endcase end end dds ddsqam( .data(addra), .en(en), .reset(rst), .clk(clk_dds), .sine(sine), .cose(cosine) )。 ssignal[0] = 0。b1101: begin // cossin csignal[16] = cosine[15]。 ssignal[16] = sine[15]。 end 439。 csignal[0] = 0。 ssignal[0] = 0。b0101: begin // cossin csignal[16] = ~cosine[15]。