【正文】 ............................................................................... 25 六十進(jìn)制計數(shù)器組件 .............................................................................. 25 二十四進(jìn)制計數(shù)器組件 .......................................................................... 26 鬧鐘設(shè)定組件 .......................................................................................... 26 校時組件 .................................................................................................. 27 i60BCD 組件 .......................................................................................... 28 i24BCD 組件 .......................................................................................... 29 二進(jìn)制轉(zhuǎn)換成七段碼組件 ...................................................................... 30 數(shù)字電子鐘功能仿真圖 .................................................................................. 30 采用 FPGA 設(shè)計優(yōu)勢分析 .............................................................................. 33 本章小結(jié) .......................................................................................................... 34 結(jié)論 ............................................................................................................................ 35 致謝 ............................................................................................................................ 36 參考文獻(xiàn) .................................................................................................................... 37 附錄 A ........................................................................................................................ 38 附錄 B ........................................................................................................................ 43 附錄 C ........................................................................................................................ 47 附錄 D ........................................................................................................................ 48 xx 大學(xué)學(xué)士學(xué)位論文 1 第 1 章 緒論 課題背景和意義 20 世紀(jì) 70 年代，隨著中小規(guī)模集成電路的開發(fā)應(yīng)用，傳統(tǒng)的手工制圖設(shè)計印刷電路板和集成電路的方法已無法滿足設(shè)計的精度和效率的要求。系統(tǒng)程序基于 VHDL 語言，采用模塊化設(shè)計方法。 xx 大學(xué)學(xué)士學(xué)位論文 I 基于 FPGA 的數(shù)字 電子 鐘系統(tǒng)設(shè)計 摘要 隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會的各個領(lǐng)域，并有力地推動著社會生產(chǎn)力的發(fā)展和社會信息化程度的提高。系統(tǒng)設(shè)計包含 8 個子程序模塊：分頻組件、六十進(jìn)制計數(shù)器組件、二十四進(jìn)制計數(shù)器組件、鬧鐘設(shè)定組件、校時組件 、 i60BCD 組件、 i24BCD 組件、 以及 二進(jìn)制轉(zhuǎn)換成七段碼組件。因此工程師們開始進(jìn)行二維平面圖形的計算機(jī)輔助設(shè)計，以解脫復(fù)雜機(jī)械的版圖 設(shè)計工作，這就產(chǎn)生了第一代 EDA 工具。這種設(shè)計方法，極大地降低了設(shè)計難度，提高了工作效率。存儲器用來存儲隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。設(shè)計和驗證固定邏輯的前期工作需要大量的 NRE 成本。典型的 PLD 由一個 “與 ”門和一個 “或 ”門陣列組成，而任意一個組合邏輯都可以用 “與一或 ”表達(dá)式來描述，所以， PLD能以乘積和的形式完成大量組合邏輯功能， PLD 基本框圖如圖 11 所示 。 固定邏輯器件和 PLD 各有自己的優(yōu)點。采用固定邏輯器件的客戶經(jīng)常會面臨需要廢棄的過量庫存，而當(dāng)對其產(chǎn)品的需求高漲時，他們又可能為器件短缺（供貨不足）所苦，并且不得不面對生產(chǎn)延遲的現(xiàn)實。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。但是，CPLD 提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。目前賽靈思提供采用先進(jìn)的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。同時 具體介紹 了 構(gòu)成電子鐘 主要 功能模 塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的 設(shè)計 方法和 設(shè)計 過程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析 。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。簡單的說，RAM 是一種寫地址，讀數(shù)據(jù)的存儲單元； CAM 與 RAM 恰 恰相反。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的16x1 的 RAM。時鐘信號 CLK 由 I/O 腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。 在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元電路。 數(shù)字系統(tǒng)的組成流程圖如圖 24 所示 。在對系統(tǒng)進(jìn)行劃分時需要注意子系統(tǒng)的數(shù)目是否合適。其一般過程是：在詳細(xì)了解設(shè)計任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計實現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選 擇電路結(jié)構(gòu)；選擇器件并實現(xiàn)電路。 (2) 選擇器件并實現(xiàn)電路 根據(jù)設(shè)計選擇適當(dāng)?shù)钠骷韺崿F(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。 本章小結(jié) 本章主要 對 FPGA 的基本結(jié)構(gòu) 和數(shù)字系統(tǒng)設(shè)計進(jìn)行敘述。但是，由于 FPGA 是標(biāo)準(zhǔn)芯片，因而能夠彌補定制芯片的一些不足。 FPGA 已經(jīng)成為數(shù)字系統(tǒng)實現(xiàn)的主流器件。 4． 設(shè)計成本：設(shè)計時間是設(shè)計成本的一個重要組成部分，但是還需要考慮 xx 大學(xué)學(xué)士學(xué)位論文 14 其他因素，比如對支持工具的投入等。 2． 設(shè)計綜合 總和就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機(jī)進(jìn)行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計方案。 (5) 配置：產(chǎn)生 FPGA 配置時需要的位流文件。 設(shè)計流程圖如圖 31所示 。多年來設(shè)計者一直使用這些專門的 HDL。 2． VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級電路的描述，并且高層次的行為描述和低層次的門級電路描述、結(jié)構(gòu)描述可以混合使用。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語言具有諸多優(yōu)點，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語言內(nèi)容信息，在編譯處理時，應(yīng) 對這些想象予以定量限制。 基于 VHDL 語言的系統(tǒng)設(shè)計流程如圖 32 所示 。 Use 。 else f1hz=39。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時鐘信號， COUT 為進(jìn)位輸出， SL為秒低位的輸出， SH為秒高位的輸出。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。)。139。039。139。 二十四 進(jìn)制計數(shù)器 模塊 在該 計數(shù)模塊中， 將 分鐘計數(shù)器的時鐘信號 作為該模塊的輸入。 USE 。139。EVENT AND CLK=39。039。 END IF。 CQ3=Q1。 END IF。 ELSE Q0:=Q0+1。)。)。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 LIBRARY IEEE。 END PROCESS。 END IF。)。139。 THEN Q0:=(OTHERS=39。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 xx 大學(xué)學(xué)士學(xué)位論文 19 六十進(jìn)制計數(shù)器 模塊 在該 計數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時鐘信號作為該模塊的輸入，其進(jìn)位作為分鐘計數(shù)器的時鐘信號。 if count=63 then f1hz=39。 Use 。對在靜態(tài)編譯中不能完全處理的問題，采用部分匹配的方法，而對于全部的匹配因為參數(shù)變化種類太多，缺少足夠信息而采取信息下傳，在動態(tài)模擬調(diào)試時匹配。 4． VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計源程序，可以通過修改類屬參數(shù)表和函數(shù)的方法來改變設(shè)計的規(guī)模和結(jié)構(gòu)。 VHDL 的主要優(yōu)點有： 1． VHDL 支持自頂至下的和基于庫的設(shè)計方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機(jī)電路的設(shè)計。其中， SILICON COMPILER 公司及 GATEWAY 公司的 Verilog 以 C 語言為基礎(chǔ)。靜態(tài)時序分析器可以用來檢查設(shè)計的邏輯和時序，以便計算各通路性能，識別可靠的蹤跡，檢測建立和保持時間的配合。 (3) 布局與布線。HDL 設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好方式。 3． 設(shè)計時間：不可能無限期地進(jìn)行設(shè)計，由于 FPGA 是標(biāo)準(zhǔn)器件，因此它在設(shè)計按時間上有一些優(yōu)勢。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。同樣的， FPGA 也不是定制芯片，因此，它們無法像那些為某一應(yīng)用而設(shè)計的定制芯片那樣擅長完成特定功能。劃分、綜合和驗證則采用 EDA 軟件平臺自動完成。 2． 邏輯級設(shè)計的過程 (1) 根據(jù)算法選擇電路結(jié)構(gòu) 系統(tǒng)算法決定電路結(jié)構(gòu)。 數(shù)字系統(tǒng) 設(shè)計的一般過程 數(shù)字系統(tǒng)設(shè)計分為系統(tǒng)級設(shè)計和邏輯級設(shè)計兩個階段。 1． 自頂向下法 自頂向下法（ from top to down）是一種從抽象定義到具體實現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設(shè)計方法，它是數(shù)字系統(tǒng)設(shè)計中最常用 xx 大學(xué)學(xué)士學(xué)位論文 11 的方法之一。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實現(xiàn)對數(shù)據(jù)的加工和處理。編程過程實際上是對個存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。 圖 23 FPGA 邏輯實現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就 實現(xiàn)了。其實布線資源的優(yōu)化與使用和實現(xiàn)結(jié)果有直接關(guān)系。 CAM，即為內(nèi)容地址存儲器。 ． 基本可編程邏輯單元 FPGA 的基本可編程邏 輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。此類 IP 核心為客戶節(jié)約了大量時間和費用，否則，用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進(jìn)一步延遲產(chǎn)品