【正文】 實(shí)現(xiàn)的功能是帶使能端的 10 進(jìn)制計(jì)數(shù)。 圖 鎖存器 REG32B 仿真 本程序是用來實(shí)現(xiàn)鎖存器模塊的功能，在鎖存信號 load 的上升沿到來時(shí)，鎖存器將測量值鎖存到寄存器，然后輸出到選擇模塊和周期模塊。其中，控制信號時(shí)鐘 clk 的頻率取 1HZ，而信號 TSTEN 的脈寬恰好為 1s，可以用作閘門信號。然后將值鎖存，并送到數(shù)碼管顯示出來。 按鍵消抖能使最終的顯示結(jié)果更穩(wěn)定。在機(jī)械按鍵的觸點(diǎn)閉合和斷開時(shí)，都會(huì)產(chǎn)生抖動(dòng)，為了保證系統(tǒng)能正確識(shí)別按鍵的開關(guān)，就必須對按鍵的抖動(dòng)進(jìn)行處理。當(dāng) num=0 時(shí)， feping 輸出頻率為 10MHZ。 fep10 的工作時(shí)序仿真圖如圖 所示。 圖 等精度頻率計(jì)頂層圖形 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 16 設(shè)計(jì)實(shí)現(xiàn)包括信號源模塊（ fep10， t1hz， fep）、頻率計(jì)模塊、周期模塊（ division、B_BCD）和顯示模塊（ smg）四大模塊。使用鎖存器的優(yōu)點(diǎn)是可以穩(wěn)定顯示數(shù)據(jù)，不會(huì)由于周期性的清零信號而不斷閃爍。通過按鍵控制在數(shù)碼顯示管上可以看到相應(yīng)的頻率和周期。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時(shí)間縮短，即提高測試速度 。 其測頻原理波形如圖 所示。首先給出閘門開啟信號 (預(yù)置閘門上升沿 )送入 D 觸發(fā)器，在 D 觸發(fā)器內(nèi)部，等到被測信號的上升沿到來時(shí)，實(shí)際閘門信號變?yōu)楦唠娖剑蝗缓箢A(yù)置閘門關(guān)閉信號 (下降沿 )到時(shí)，實(shí)際閘門信號也不立即變?yōu)榈碗娖?，而是等到被測信號的上升沿到來時(shí)才跳轉(zhuǎn)為低電平。若被測信號的周期越長（頻率越低），測得的標(biāo)準(zhǔn)信號的脈沖數(shù) N 越大，則相對誤差越小。周期部分即將鎖存器中的數(shù)據(jù)送入 32 位除法器 division 中，用 109 除以計(jì)數(shù)結(jié)果，得到周期結(jié)果，單位為 ns；再將二進(jìn)制的周期結(jié)果在 B_BCD 中轉(zhuǎn)化為 8421BCD 碼，通過按鍵控制數(shù)碼管顯示頻率或者周期，在數(shù)碼顯示管上可以看到相應(yīng)結(jié)果。因此測量誤差最多為一個(gè)標(biāo)準(zhǔn)時(shí)鐘周期，從而實(shí)現(xiàn)了等精度頻率計(jì)的設(shè)計(jì)。 在設(shè)計(jì)中用一個(gè)標(biāo)準(zhǔn)的基準(zhǔn)時(shí)鐘，在單位時(shí)間 (1s)里對被測信號的脈沖數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果即為信號的頻率。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用的 FPGA/ CPLD器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號的 FPGA/ CPLD 中，由此還可以以知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。它采用全局金屬互連導(dǎo)線，因而具有較大的延時(shí)可預(yù)測性，易于控制時(shí)序邏輯；但功耗比較大。同樣， Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。 第四章 ，總體設(shè)計(jì)驗(yàn)證?；?FPGA 的數(shù)字頻率計(jì)不僅在集成度方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)的數(shù)字頻率計(jì)，而且在基準(zhǔn)頻率及精度等外部條件允許的情況下，根據(jù)不同需要對精度和頻率范圍，只需對硬件描述語言進(jìn)行一定的改動(dòng)，即可達(dá)到更改系統(tǒng)的精度和頻率范圍的目的。 關(guān)鍵詞： 數(shù)字頻率計(jì)， FPGA/CPLD， Verilog/VHDL 語言 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 4 Abstract Digital Frequency Meter is a basic measuring instrument. According to the principle of equal precision measurement ， this design overes the shortings of the traditional frequency meter measurement, whose accuracy changes with the measured signal frequency. Methods such as precision measurements with its high accuracy, while the entire frequency region to maintain a constant precision. This article discusses frequency measurement technology using FPGA / CPLD, and pletes the design of an 8bit digital precision frequency meter. It based on Verilog / VHDL description of a programming language under Quartus Ⅱ simulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses the development board EP2C8Q208C8N manufactured by Altera39。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 基于 FPGA的多功能頻率計(jì)的設(shè)計(jì) 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 1 目錄 摘要 .................................................................... 3 Abstract ................................................................ 4 第一章 緒論 ............................................................. 5 研究背景及意義 .................................................. 5 論文的研究內(nèi)容及結(jié)構(gòu)安排 ........................................ 5 第二章 頻率測量原理概述 ................................................. 7 開發(fā)平臺(tái)及 FPGA/CPLD 簡介 ........................................ 7 Quartus II 簡介 ........................................... 7 FPGA/CPLD 簡介 ............................................ 7 數(shù)字頻率計(jì)工作原理概述 .......................................... 8 測頻方法及誤差分析 ............................................. 10 常用測頻方案 ............................................. 10 等精度測頻原理 ........................................... 11 誤差分析 ................................................. 12 本章小結(jié) ....................................................... 13 第三章 等精度頻率計(jì)的系統(tǒng)設(shè)計(jì)與功能仿真 ................................ 14 系統(tǒng)的總體設(shè)計(jì) ................................................. 14 信號源模塊 ..................................................... 16 預(yù)分頻 ................................................... 16 分頻模塊 ................................................. 17 按鍵控制模塊 ................................................... 19 測頻控制信號模塊 ............................................... 20 鎖存器 ......................................................... 21 計(jì)數(shù)器模塊 ..................................................... 22 周期模塊 ....................................................... 23 顯示模塊 ....................................................... 26 數(shù)據(jù)選擇器 ............................................... 26 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 2 數(shù)碼管顯示驅(qū)動(dòng) ........................................... 26 本章小結(jié) ....................................................... 27 第四章 總體設(shè)計(jì)驗(yàn)證 .................................................... 28 第五章 總結(jié)與展望 ...................................................... 29 致謝 ................................................................... 30 參考文獻(xiàn) ............................................................... 32 附錄 文獻(xiàn)翻譯 .......................................................... 33 英文文獻(xiàn) 1 ......................................................... 33 英文文獻(xiàn) 2 ......................................................... 37 譯文 1 頻率調(diào)制 .................................................... 39 譯文 2 振幅鍵控 .................................................... 43 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 3 摘要 數(shù)字頻率計(jì)是一種基本的測量儀器。經(jīng)過仿真下載驗(yàn)證 ,能夠?qū)崿F(xiàn)等精度測頻率和周期的功能，證明該設(shè)計(jì)方案切實(shí) 可行。隨著可編程邏輯器件 FPGA 技術(shù)的發(fā)展 , 將大量的不同的邏輯功能集成于單個(gè)器件中，根據(jù)不同的需要提供的門數(shù)范圍從幾百門到上百萬門，從根本上解決了單片機(jī)的先天性限制問題。開發(fā)板 EP2C8Q208C8N 介紹，頻率計(jì)總體設(shè)計(jì)，信號源模塊，計(jì)數(shù)器模塊，周期模塊，顯示模塊設(shè)計(jì)過程，并且給出它們的封裝圖形和仿真結(jié)果。 Quartus II 也可利用第三方的綜合工具。復(fù)雜可編程邏輯器件 CPLD 是由PAL ( Programmable Array Logic，可編程數(shù)組邏輯 )或 GAL ( Generic Array Logic，通用數(shù)組邏輯 )發(fā)展而來的。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無線編程，或通過電話線遠(yuǎn)程在線編程。因 此， FPGA/ CPLD 的設(shè)計(jì)開發(fā)必須利用功能強(qiáng)大的 EDA 工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言 (如 VHDL 或 VerilogHDL)來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。這種方法免去了實(shí)際測量前的預(yù)測，節(jié)省了劃分頻段所用的時(shí)間，克服了原來高頻段采用測頻模式而低頻段采用測周期模式的測量方法中存在換擋而導(dǎo)致的測量速度慢的缺點(diǎn)。當(dāng)門控信號變?yōu)?0 時(shí)，使能信號并不是立即改變，而是當(dāng)被測信號的下一個(gè)上升沿到來時(shí)才變?yōu)?0，計(jì)數(shù)器停止計(jì)數(shù)。待測信號與門控信號通過 D 觸發(fā)器產(chǎn)生實(shí)際的門控信號，送入計(jì)數(shù)模塊使能端，控制計(jì)數(shù)模塊對輸入的待測信號進(jìn)行計(jì)數(shù)，再將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上顯示的十進(jìn)制結(jié)果。 圖 頻率法測量原理 （ 2）周期測量法：這種方法是計(jì)量在被測信號一個(gè)周期內(nèi)頻率為 fo 的標(biāo)準(zhǔn)信號