數(shù)字電子技術(shù)基礎(chǔ)第六章(存儲版)
【正文】 選用 3個下降沿觸發(fā)的邊沿 JK觸發(fā)器組成電路(2) 二進(jìn)制同步減計數(shù)器 (設(shè)計 )狀態(tài)表B0 0 0 1 1 1 11 1 1 1 1 0 01 1 0 1 0 1 01 0 1 1 0 0 01 0 0 0 1 1 00 1 1 0 1 0 00 1 0 0 0 1 00 0 1 0 0 0 0求狀態(tài)方程 :(2) 二進(jìn)制同步減計數(shù)器 (設(shè)計 )（畫各觸發(fā)器的次態(tài)卡諾圖）畫邏輯電路圖 :(2) 二進(jìn)制同步減計數(shù)器 (設(shè)計 )(3) 二進(jìn)制同步可逆計數(shù)器 (1) 列出狀態(tài)表和驅(qū)動表如表 。 248圖 216。 得到新的驅(qū)動方程和邏輯圖，在檢查其自啟動能力，直到能夠自啟動為止。狀態(tài)轉(zhuǎn)換情況： 原始狀態(tài)圖如圖所示 : 狀態(tài)化簡：S0和 S3是等價狀態(tài)：當(dāng)輸入X=0時，輸出 Z都為 0，且次態(tài)轉(zhuǎn)向 S0；當(dāng)輸入 X=1時，輸出 Z都為 0，且次態(tài)轉(zhuǎn)向 S1合并 S0、 S3為 S0. 得簡化狀態(tài)圖：、確定狀態(tài)表： S Q1 Q0 S0 0 0S1 0 1S2 1 1：選用 JK觸發(fā)器，個數(shù)為 2個。也可以把該電路看作一個序列信號發(fā)生器。否則，觸發(fā)器將保持原有狀態(tài)?？赡嬗嫈?shù)器 ?X=1時，電路進(jìn)行減 1計數(shù) 。 同步時序邏輯電路的分析舉例例 試分析圖 。延遲元件或觸發(fā)器 時序邏輯電路的基本概念 時序邏輯電路的結(jié)構(gòu)組合電路存儲電路Z1ZjY1 YrQ1QrX1Xi輸入信號輸出信號存儲電路的輸入輸出狀態(tài)邏輯電路中存在反饋，時序電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。 時序邏輯電路的基本概念 時序邏輯電路的分析 同步時序邏輯電路的設(shè)計 若干典型的時序邏輯電路教學(xué)基本要求熟練掌握時序邏輯電路的分析方法熟練掌握時序邏輯電路的描述方式熟練掌握時序邏輯電路的設(shè)計方法熟練掌握二、十進(jìn)制計數(shù)器的組成、邏輯功能及工作原理。 時序邏輯電路是數(shù)字邏輯電路的重要組成部分。5. 確定邏輯功能?X=0時，電路進(jìn)行加 1計數(shù) 。 在異步時序邏輯電路中，由于沒有統(tǒng)一的時鐘脈沖，分析時必須注意，觸發(fā)器只有在加到觸發(fā)器器 CP端上的信號有效時，才有可能改變狀態(tài)。因此，可在狀態(tài)表中分別列出各觸發(fā)器 CP的狀況，無上升沿作用時 CP用 0表示）② 狀態(tài)圖： ③ 時序圖 ： ⑷ 邏輯功能分析由狀態(tài)圖和時序圖知，電路是一個異步四進(jìn)制減法計數(shù)器， Z是借位信號。 S0：輸入為 0時電路狀態(tài)（初始狀態(tài)）；S1：收到一個 1時的狀態(tài)；S2：連續(xù)收到兩個 1時的狀態(tài)； S3：連續(xù)收到 110時的狀態(tài)。⑶ 電路無自啟動能力的處理方法：在驅(qū)動信號的卡洛圖包圍圈內(nèi)，對無效狀態(tài)的處理作適當(dāng)修 改，即原來取 1畫入包圍圈的，可試改為取 0而不畫入包圍圈，或者相反。 計數(shù)脈沖的最小周期 Tmin= ntpd。 CP的控制， 3個觸發(fā)器的翻轉(zhuǎn)是同時進(jìn)行的，都比 CP的作用時間滯后一個tpd， 因此，其工作速度一般比異步計數(shù)器的高。（ 2） 74161的應(yīng)用CP QDQCQBQA0 0 0 0 01 0 0 0 12 0 0 1 0… …….8 1 0 0 09 1 0 0 1… ……15 1 1 1 1(1) 利用異步清零引腳(1) 反饋清零法設(shè)法跳過 16?9=7個狀態(tài) CP QDQCQBQA0 0 0 0 01 0 0 0 12 0 0 1 0… …….8 1 0 0 09 1 0 0 1… ……15 1 1 1 1例 用 74161構(gòu)成九進(jìn)制加計數(shù)器。 按芯片連接方式可分為：構(gòu)成異步計數(shù)器構(gòu)成同步計數(shù)器減計數(shù)HHL加計數(shù)HHLDCBADCBALLLLLLHQDQCQBQADCBACPDCPULDRD輸 出預(yù)置數(shù)據(jù)輸入時鐘預(yù)置清零異步清零： 異步預(yù)置數(shù)： 2. 雙時鐘 4位二進(jìn)制同步可逆計數(shù)器 74LS193 同步加計數(shù)： 同步減計數(shù)： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 3. 異步十進(jìn)制計數(shù)器 ——74LS290 圖 （ 1） 74LS290的功能時鐘 輸入端直接置9端直接清零端輸出端圖 3. 異步十進(jìn)制計數(shù)器 ——74LS290 （ 1） 74LS290的功能二進(jìn)制計數(shù)器 CPA? QA 五進(jìn)制計數(shù)器 CPB? QD QC QB 008421BCD碼十進(jìn)制計數(shù)器 CPA? QD QC QB QA 3. 異步十進(jìn)制計數(shù)器 ——74LS290 時鐘 輸入端直接清零端直接置 9端二進(jìn)制計數(shù)器 五進(jìn)制計數(shù)器十進(jìn)制計數(shù)器3. 異步十進(jìn)制計數(shù)器 ——74LS290 74LS290的功能表計 數(shù)LL計 數(shù)LL計 數(shù)LL計 數(shù)LLHLLHHHLLLLLHHLLLLLHHQDQCQBQACPR9(2)R9(1)R0(2)R0(1)輸 出時鐘置位輸入復(fù)位輸入在計數(shù)或清零時，均要求 R9(1)和 R9(2)中至少一個必須為 0。 寄存器 —74LS175 多位寄存器 —74LS175保 持HH1D 2D 3D 4D4D3D2D1DHL L L LL 1Q 2Q 3Q 4Q4D3D2D1DCPRD輸 出輸 入保 持LH表 74LS175的功能表 移位寄存器把若干個觸發(fā)器串接起來，就可以構(gòu)成一個移位寄存器。2……用左移、右移實現(xiàn) 2， 247。CPQ0 Q1Q2 Q3S1S0CRDSR74194D0D1D2D3110 1 1 10 1 1 1控 制 信 號 功 能S1 S00 0 保
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