【正文】 1 1 1 1例 1:設(shè)計(jì)一個(gè) M=10的計(jì)數(shù)器。ENTITY COUNT10 IS。主程序中間變量TEMP（ 3） 到 TEMP（ 0）對(duì)應(yīng)輸出 Q3Q2Q1Q0例 5：用 VHDL語(yǔ)言設(shè)計(jì)多次預(yù)置的十進(jìn)制電路。 計(jì)數(shù)到 1111狀態(tài)時(shí)，下一個(gè)脈沖回到 0000狀態(tài)。反之， 只要 UP 高電平有效， DN上升沿到時(shí)，減 1計(jì)數(shù)。三、中規(guī)模異步計(jì)數(shù)器二、四位二進(jìn)制可逆計(jì)數(shù)器一、四位二進(jìn)制同步計(jì)數(shù)器第二節(jié) 計(jì)數(shù)器(1) 觸發(fā)器 A：模 2 CPA入 QA出(2) 觸發(fā)器 B、 C、 D：模 5異步計(jì)數(shù)器。f 在外部將 QD和 CPA連接構(gòu)成 5421BCD碼計(jì)數(shù)。 CP信號(hào)是時(shí)鐘，且上升沿有效。(3) 右移：即當(dāng) R=1， LOAD=1時(shí)， CP上升沿時(shí)，將輸出端數(shù)據(jù)向高位移一次，即當(dāng) CP ? 時(shí)，執(zhí)行 右移： 輸出 Q0由 J、 K決定 , Q0?Q1， Q1?Q2 ， Q2?Q3。 ENTITY vshiftreg IS PORT (CP， R， DSR,DSL:IN STD_LOGIC。 保持 WHEN 1 = IQ =D。 END CASE。 在 CASE語(yǔ)句中，用 WHEN OTHERS覆蓋沒(méi)有考慮到的值域 。KCPQ0Q1Q2Q3Q3J0000啟動(dòng) 態(tài)序表 Q0 Q1 Q2 Q3 0 ０ ０ 　 ?。白⒁猓海?1）電路除了有效計(jì)數(shù)循環(huán)外，還有一個(gè)無(wú)效循環(huán)。 在上述序列信號(hào)中， 110011是一個(gè)循 環(huán) 周期，其循 環(huán)長(zhǎng) 度 S=6。（ 4）設(shè)定有效狀態(tài)為 QDQCQBQA=0100～ 1111。第四步： 加全 0校正項(xiàng)三、反饋型最長(zhǎng)線性序列碼發(fā)生器 (m序列碼發(fā)生器 )第五步： 畫(huà)電路圖 三、反饋型最長(zhǎng)線性序列碼發(fā)生器 (m序列碼發(fā)生器 )例 4：設(shè)計(jì) S = 7的 m序列碼發(fā)生器。 本章重點(diǎn)自我檢測(cè)： ， ， ， ， 思考題： ， ， 習(xí)題： ， ， ， ， ， 作 業(yè)演講完畢，謝謝觀看！。第二步： 查表 ： f(Q)=Q2⊕ Q3 (即 74194的 DSR= Q1⊕ Q2)。（ 2）選用 74161。 工作在左移操作狀態(tài) 。（ 1）連接方法： 將移位寄存器的輸出 Q3反饋到 Ｊ、K輸入端。 用 CONV_INTEGER將 S所屬數(shù)據(jù)類型 STD_LOGIC_VECTOR轉(zhuǎn)換到整數(shù)類型。 算數(shù)右移 WHEN 7 = IQ = IQ(6 DOWNTO 0) ‘0’。 BEGIN 用 VHDL程序?qū)崿F(xiàn) 8位移位寄存器 定義一個(gè)中間信號(hào) IQ （三） 四位 雙向移位寄存器 74194 PROCESS(CP,R,IQ) BEGIN IF ( R=‘1’) THEN IQ = ( OTHERS = ‘0’)。 Q0溢出。由于該電路為一左移寄存器，數(shù)碼輸入順序?yàn)椋? 0 1 1欲存入數(shù)碼 1011， 即 D1D2D3D4= 1011101174LS195RJLDKRLOADCPQ0Q1Q2Q3D0CP Q3JD1D2D3K Q0Q1Q2Q3Q3D0D1D2D32. 功能1. 邏輯符號(hào)（二） 四位單向移位寄存器 74195(1) 清零：信號(hào) R=0時(shí) ,將輸出寄存器置 “0000” (當(dāng)?shù)碗娖綍r(shí)。方法三：采用兩片 74290級(jí)聯(lián)0 1?寄存器?移位寄存器單向移位寄存器雙向移位寄存器第三節(jié) 寄存器用來(lái)存放數(shù)據(jù)一、 寄存器的分類 R=0時(shí)，表示此信號(hào)為低電平時(shí)，四個(gè)觸發(fā)器的輸出為零，是異步清除。 在外部將 QA和 CPB連接構(gòu)成 8421BCD碼計(jì)數(shù)。方法一 :采用異步清零、加 法計(jì)數(shù)。1. 邏輯符號(hào)二、四位二進(jìn)制可逆計(jì)數(shù)器 74193 R=1時(shí) ， 高電平有效，輸出清零。 計(jì)數(shù)到 Q2=‘0’狀態(tài)時(shí)，則呈置數(shù)狀態(tài)，下一個(gè)脈沖到來(lái)后，置Q2Q1Q0=“100”， Q3維持不變。 BEGIN END PROCESS。USE 。(3)清零功能與74161不同。 END IF。BEGIN PROCESS (CP,CTT,CR_L) 中間信號(hào) IQ是為了交換中間數(shù)據(jù)。 用 VHDL實(shí)現(xiàn) 74161 LIBRARY IEEEUSE 。CTP、 CTT：可作為使能端和多片級(jí)聯(lián)使用 。用來(lái)計(jì)算輸入脈沖數(shù)目?計(jì)數(shù)器的分類動(dòng)畫(huà)計(jì)數(shù)器?部分常用集成計(jì)數(shù)器 第一節(jié) 計(jì)數(shù)器 四位二進(jìn)制同步計(jì)數(shù)器第一節(jié) 計(jì)數(shù)器 四位二進(jìn)制可逆計(jì)數(shù)器 中規(guī)模異步計(jì)數(shù)器一、四位二進(jìn)制同步計(jì)數(shù)器（二） 四位二進(jìn)制同步計(jì)數(shù)器 74163（一） 四位二進(jìn)制同步計(jì)數(shù)器 74161（三） 74161/74163功能擴(kuò)展（一）四位二進(jìn)制同步計(jì)數(shù)器 74161 內(nèi)部由四個(gè)主從 JK觸發(fā)器和控制電路構(gòu)成。按集成度，分為小規(guī)模與中規(guī)模集成計(jì)數(shù)器。 當(dāng) CP上升沿 , 并且 CTT和 CTP 有效時(shí)，計(jì)數(shù)器加 1計(jì)數(shù)。第 16個(gè) CP作用后，輸出恢復(fù)到 0000狀態(tài)， CO = 0。ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWNTO 0)。 ELSE CO = ‘0’。(2)置數(shù)，計(jì)數(shù)，保持功能與 74161相同。LIBRARY IEEE。BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。DATE_OUT=TEMP。QD ? QA :數(shù)據(jù)輸出， 從 高位 ?低位 。 態(tài)序表N QD QC QB QA（ 1）接成 M16的計(jì)數(shù)器1001BO=00f 11001 —— 連接成任意模 M 的計(jì)數(shù)器(1) 接成 M16的計(jì)數(shù)器(2) 接成 M16的計(jì)數(shù)器2. 74193功能擴(kuò)展二、四位二進(jìn)制可逆計(jì)數(shù)器 74193 例 8: 用 74193設(shè)計(jì) M=147 計(jì)數(shù)器。0000(3)計(jì)數(shù)：當(dāng) R0（ 1）、 R0（ 2） 及S9（ 1）、 S9（ 2） 有低電平時(shí) ，且當(dāng)有 CP下降沿 時(shí)，即可以實(shí)現(xiàn)計(jì)數(shù)。 M=10 態(tài)序表 N QAQDQC QB0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 1 0 0 06 1 0 0 17 1 0 1 08 1 0 1 19 1 1 0 0要求：采用 5421碼計(jì)數(shù)fQD74LS290R0（ 1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（ 2）S9（ 1）S9（ 2）QDQAQBQCCPACPBCPA74LS290（ 2）R0（ 1）CPACPBR0（ 2）S9（ 1）S9（ 2）QDQAQBQCCPBCPA74LS290（ 1）R0（ 1）CPACPBR0（ 2）S9（ 1）S9（ 2）QDQAQBQCCPBQ0Q1Q2Q3Q4Q5Q6Q7例 4：用 74290 設(shè)計(jì) M=88計(jì)數(shù)器。右移寄存器： 先送低位，后送高位。(5)左移 : MA為低 ,MB為高電平時(shí)，且 CP的上升沿，將輸出端數(shù)據(jù)向左位移一次，即當(dāng) R=1，MA=0,MB=1時(shí)，當(dāng) CP ? 時(shí)，執(zhí)行 左移： 輸出 Q3由 DSL決定 , Q3?Q2， Q2?Q1 ， Q1?Q0。 ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0)。 循環(huán)左移WHEN