數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)-桂林電子科技大學(xué)--多媒體課件中心(存儲(chǔ)版)
【正文】 他部分。在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：線和器件。 assign 2 Sum=A^B。167。 Third_2(……)。167。 endmodule167。 endmodule167。 endmodule167。 endmodule例設(shè)計(jì)一個(gè) 4位二進(jìn)制脈動(dòng)進(jìn)位計(jì)數(shù)器T’觸發(fā)器tff0qT’觸發(fā)器tff1qT’觸發(fā)器tff2qT’觸發(fā)器tff2qq0 q1 q2 q3clock resetD觸發(fā)器D_FFqclockdresetqT’觸發(fā)器4位二進(jìn)制脈動(dòng)進(jìn)位計(jì)數(shù)器由 4個(gè) T‘觸發(fā)器構(gòu)成，而很一個(gè) T’觸發(fā)器可由一個(gè) D觸發(fā)器和一個(gè)非門(mén)構(gòu)成脈動(dòng)進(jìn)位計(jì)數(shù)器T’觸發(fā)器tff0T’觸發(fā)器tff1T’觸發(fā)器tff2T’觸發(fā)器tff3D_FF 非門(mén) D_FF 非門(mén) D_FF 非門(mén) D_FF 非門(mén)module ripple_carry_counter (q, clk, reset)。output q。reg q。output q。T_FF tff3(q[3],q[2],reset)。167。167。167。 Third_6(……)。167。 Third_1(……)。167。 input A, B。 Verilog中用 module168。 verilog使用模塊 (module)的概念來(lái)代表一個(gè)基本的功能塊。 模塊劃分原則模塊劃分原則 :168。 168。由于模塊之間相對(duì)獨(dú)立，每一模塊就可以單獨(dú)地被理解、編寫(xiě)、測(cè)試、排錯(cuò)和修改，從而可以有效防止錯(cuò)誤在模塊之間的擴(kuò)散，提高系統(tǒng)的質(zhì)量。 首先在行為級(jí)描述各功能塊，以降低描述難度，提高仿真速度。 Verilog模型可以是實(shí)際電路的不同層次的抽象，一般分為四個(gè)抽象級(jí)：系統(tǒng)說(shuō)明 /行為級(jí)設(shè)計(jì)文檔 /算術(shù)描述RTL/功能級(jí)Verilog門(mén)級(jí) /結(jié)構(gòu)級(jí)Verilog版圖 /物理級(jí)幾何圖形行為綜合綜合前仿真邏輯綜合綜合后仿真版圖167。 利用 Verilog編程時(shí)，要時(shí)刻記得 Verilog是硬件語(yǔ)言，要時(shí)刻將 Verilog與硬件電路對(duì)應(yīng)起來(lái)167。 目前，設(shè)計(jì)者使用 Verilog和 VHDL的情況216。 1991年， Cadence公司公開(kāi)發(fā)表 Verilog語(yǔ)言，成立了 OVI(Open Verilog International)組織來(lái)負(fù)責(zé) Verilog HDL語(yǔ)言的發(fā)展。 Verilog HDL是在 1983年由 GDA(GateWay Design Automation)公司的 Phil Moorby所創(chuàng)。 抽象級(jí) ：描述風(fēng)格的詳細(xì)程度，如行為級(jí)和門(mén)級(jí)167。 任務(wù) task及函數(shù) function216。Verilog應(yīng)用216。 行為級(jí)描述及仿真216。 Verilog概述167。 自下而上的設(shè)計(jì)流程 ：一種先構(gòu)建底層單元，然后由底層單元構(gòu)
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