多路復(fù)用信號(hào)產(chǎn)生電路的建模與vhdl設(shè)計(jì)(存儲(chǔ)版)
【正文】 體振蕩電路產(chǎn)生的方波信號(hào)進(jìn)行分頻，其16分頗輸出端作為內(nèi)碼控制器的控制輸入端,。architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0)。end process。這樣，內(nèi)碼產(chǎn)生器每個(gè)時(shí)鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成路串行碼流。F1=11輸出=1110輸出=1101輸出=1011輸出=0111 譯碼器的VHDL建模流程圖其VHDL的描述程序如下：library ieee。 beginindata=F2amp。end process。圖中，B為輸入時(shí)鐘信號(hào)。 E,D,C,B,A:out std_logic)。signal in1,in2,in3,in4,in5,in6,in7:std_logic。 例化end architecture sx1。 beginprocess(X1)beginif(X139。A=count_5(0)。entity nand0_1 isport(X2:in std_logic。其他三塊內(nèi)碼產(chǎn)生器的VHDL描述語言基本與它的一致。end ponent。library ieee。Camp。相應(yīng)的八位碼以Y0, Y1,Y2, Y3, Y4, Y5, Y6, Y7的順序依次輸出，而在其他情況下則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過一個(gè)時(shí)序周期(即32個(gè)碼元)后。 else39。 s0,s1,s2,s3,fujiout:out std_logic)。ponent shixusuccessful 調(diào)用時(shí)序發(fā)生器port(B:in std_logic。end ponent。m4:neimacs0 port map(in0_1=d0,in0_2=d1,in0_3=d2,in0_4=d3,in0_5=d4, in0_6=d5,in0_7=d6,in0_8=d7,K3=w3,K2=w2,K1=w1, sx0=w7,out0=w12)。m12:djhlatch port map(D=w16,ena=ena,q1=fujiout)。 輸入信號(hào)直接送給輸出端end one。 “與”運(yùn)算end one。beginprocess(d,ena) 進(jìn)程敏感信號(hào)beginif ena=39。圖中的S0, S1, S2, S3分別表示不同相位的四路時(shí)序信號(hào)，每路時(shí)序信號(hào)的高電平持續(xù)時(shí)間剛好包含8個(gè)clk(時(shí)鐘)周期，且在信號(hào)時(shí)序控制過程中。課程設(shè)計(jì)是我們專業(yè)知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過程．”千里之行始于足下”，通過這次課程設(shè)計(jì)，我深深體會(huì)到這句話的真正含義．通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正有所收獲，并且從中提高自己的動(dòng)手能力和獨(dú)立思考的能力。在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情的能力。end architecture one。end entity djhlatch。end andmen。end men。m10:men port map(in1=w4,out1=s0)。m2:neimacs0 port map(in0_1=b0,in0_2=b1,in0_3=b2,in0_4=b3,in0_5=b4, in0_6=b5,in0_7=b6,in0_8=b7,K3=w3,K2=w2,K1=w1, sx0=w5,out0=w14)。ponent andmen 調(diào)用四與門port(in1,in2,in3,in4:in std_logic。out0:out std_logic)。use 。architecture zas of tri_gate0 isbegindout0=din0 when en=39。（5）輸出電路在時(shí)序發(fā)生器產(chǎn)生的四路時(shí)序信號(hào)的控制下(時(shí)序與內(nèi)碼相與)，按順序依次將四路數(shù)據(jù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)用。architecture rtl of mux8_0 is signal sel:std_logic_vector(2 downto 0)。 例化u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0)。architecture nm0 of neimacs0 isponent mux8_0 調(diào)用庫元件mux80port(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:in std_logic。每個(gè)內(nèi)碼產(chǎn)生器受分頻器和時(shí)序信號(hào)發(fā)生器的控制產(chǎn)生一路8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。nand0_1非門的VHDL描述程序：library ieee。end if。end count32。 例化u6:nand0_1 port map(X2=in6,out2=S2)。 out2:out std_logic)。 輸出四路時(shí)序信號(hào)end entity shixusuccessful。：
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