【正文】 ） [xy]補(bǔ)=00，101； 010（1）=00，100； 101 （尾數(shù)左規(guī)1次，階碼減1）4）舍入：[x+y]補(bǔ)=00，101； 011（舍）[xy]補(bǔ) 不變5）溢出：無(wú)則：x+y=2101（ 101）xy =2100（ 011）32. 設(shè)機(jī)器字長(zhǎng)為16位，分別按4和3分組后， 4—4—4—4分組的進(jìn)位時(shí)間=180。 6）單重分組跳躍進(jìn)位是并行進(jìn)位和串行進(jìn)位技術(shù)的結(jié)合；雙重分組跳躍進(jìn)位是二級(jí)并行進(jìn)位技術(shù)；特別注意在位數(shù)較少時(shí)，雙重分組跳躍進(jìn)位可以采用全先行進(jìn)位技術(shù)實(shí)現(xiàn)；位數(shù)較多時(shí)，可采用雙重分組跳躍進(jìn)位和串行進(jìn)位技術(shù)結(jié)合實(shí)現(xiàn)。在一地址指令中，另一個(gè)操作數(shù)的地址通?？刹捎肁CC隱含尋址方式獲得。答：略。(IX)+12）先間址再變址尋址過(guò)程簡(jiǎn)單示意如下：EA=(IX)+(A)，IX174。 （6）上述六種尋址方式中，因立即數(shù)由指令直接給出，故立即尋址的指令執(zhí)行時(shí)間最短。 總之，不論采取何種方式，最終得到的實(shí)際地址應(yīng)是22位。 （2）畫(huà)出中斷周期的數(shù)據(jù)流。 7. 什么叫系統(tǒng)的并行性？粗粒度并行和細(xì)粒度并行有何區(qū)別？答：所謂并行性包含同時(shí)性和并發(fā)性。分析如下： 假設(shè)IF、ID、EX、WR每個(gè)階段耗時(shí)為t，則連續(xù)執(zhí)行n條指令采用二級(jí)流水線時(shí)，耗時(shí)為：4t+(n1)2t=(2n+2)t采用四級(jí)流水線時(shí)，耗時(shí)為：4t+(n1)t=(n+3)t在n1時(shí)，n+32n+2，可見(jiàn)四級(jí)流水線耗時(shí)比二級(jí)流水線耗時(shí)短，因此更能提高處理機(jī)速度。若中斷服務(wù)程序的執(zhí)行時(shí)間為20181。L4174。 每個(gè)指令周期所含機(jī)器周期個(gè)數(shù)=106s /106s =4=CPU主頻=1/=8MHz8. 某計(jì)算機(jī)的主頻為6MHz，各類指令的平均執(zhí)行時(shí)間和使用頻度如下表所示，試計(jì)算該機(jī)的速度（單位用MIPS表示），若上述CPU芯片升級(jí)為10MHz，則該機(jī)的速度又為多少？指令類別存取加、減、比較、轉(zhuǎn)移乘除其它平均指令執(zhí)行時(shí)間10181。聯(lián)合控制是同步控制和異步控制相結(jié)合的方式，即大多數(shù)操作（如CPU內(nèi)部各操作）在同步時(shí)序信號(hào)的控制下進(jìn)行，少數(shù)時(shí)間難以確定的微操作（如涉及I/O操作）采用異步控制。要求從取指令開(kāi)始，寫(xiě)出完成下列指令所需的全部微操作和控制信號(hào)。（4）凡是需要經(jīng)過(guò)總線實(shí)現(xiàn)寄存器之間的傳送，需要在流程圖中注明，如PC174。SP174。SPT4 由于題意中沒(méi)有給出確切的數(shù)據(jù)通路結(jié)構(gòu)，故上述節(jié)拍分配方案的并行性較低。 MAR，1174。CT1 +T2 ALU174。MDRT2 MDR174。 現(xiàn)找出的互斥組有：cfj，dij，efh，fhi，bgj，ehj，efj……等等。 1 c微命令； g :0 無(wú)操作, 1 g微命令； 2abcefhdij各字段編碼分配如下： a：0 無(wú)操作，1 a微命令； 另外，由分析可知，在4分組的互斥組中，3個(gè)一組的微命令互斥組對(duì)控制位的壓縮作用最明顯。174。 MDRT2 MDR174。IR,OP(IR) 174。MDR，1174。EINT PSW174。 0 SPT1 （2）“SUB X,D”指令字中X為變址寄存器XR，D為形式地址。 （1） ADD B，C指令流程及微命令序列如下：答：同步控制是指任何一條指令或指令中任何一個(gè)微操作的執(zhí)行都是事先確定的，并且都受同一基準(zhǔn)時(shí)標(biāo)的時(shí)序信號(hào)所控制的方式。 若要得到平均每秒80萬(wàn)次的指令執(zhí)行速度，則:平均指令周期=1/=106=機(jī)器周期=247。 時(shí)鐘周期=1/10MHz=106s機(jī)器周期=106s4=106s =5個(gè)B機(jī)時(shí)鐘周期 =1/12MHz187。3. 什么是指令周期、機(jī)器周期和時(shí)鐘周期？三者有何關(guān)系？答：CPU每取出并執(zhí)行一條指令所需的全部時(shí)間叫指令周期；機(jī)器周期是在同步控制的機(jī)器中，執(zhí)行指令周期中一步相對(duì)完整的操作（指令步）所需時(shí)間，通常安排機(jī)器周期長(zhǎng)度等于主存周期；時(shí)鐘周期是指計(jì)算機(jī)主時(shí)鐘的周期時(shí)間，它是計(jì)算機(jī)運(yùn)行時(shí)最基本的時(shí)序單位，對(duì)應(yīng)完成一個(gè)微操作所需時(shí)間，通常時(shí)鐘周期等于計(jì)算機(jī)主頻的倒數(shù)。B174。L3174。當(dāng)INT=1時(shí)，進(jìn)入中斷周期，執(zhí)行中斷隱指令的操作。8. 什么是指令流水？畫(huà)出指令二級(jí)流水和四級(jí)流水的示意圖，它們中哪個(gè)更能提高處理機(jī)速度，為什么？答：指令流水是指將一條指令的執(zhí)行過(guò)程分為n個(gè)操作時(shí)間大致相等的階段，每個(gè)階段由一個(gè)獨(dú)立的功能部件來(lái)完成，這樣n個(gè)部件就可以同時(shí)執(zhí)行n條指令的不同階段，從而大大提高CPU的吞吐率。5. 中斷周期前是什么階段？中斷周期后又是什么階段？在中斷周期CPU應(yīng)完成什么操作？答：中斷周期前是執(zhí)行周期，中斷周期后是取指周期。 （1）畫(huà)出完成間接尋址的取數(shù)指令LDAX（將主存某地址單元X的內(nèi)容取至AC中）的數(shù)據(jù)流（從取指令開(kāi)始）。答：。 方案三：在采用單字長(zhǎng)指令（16位）格式時(shí)，還可通過(guò)頁(yè)面尋址方案使指令尋址范圍擴(kuò)大到4M。 方案二：如果仍采用單字長(zhǎng)指令（16位）格式，為使指令尋址范圍擴(kuò)大到4M，可通過(guò)段尋址方案實(shí)現(xiàn)。 （3）由于存儲(chǔ)字長(zhǎng)為16位，故一次間址的尋址范圍為216；若多次間址，需用存儲(chǔ)字的最高位來(lái)區(qū)別是否繼續(xù)間接尋址，故尋址范圍為（4）立即數(shù)的范圍為32——31（有符號(hào)數(shù)），或0——63（無(wú)符號(hào)數(shù)）。 解：（1）單字長(zhǎng)一地址指令格式： 1時(shí)（N/26 + M/212 向上取整），K最大，則二地址指令最多有：Kmax=161=15種（只留一種編碼作擴(kuò)展標(biāo)志用。4. 零地址指令的操作數(shù)來(lái)自哪里？？各舉一例說(shuō)明。 4）181為4位片，無(wú)法5533分組，只能4444分組； 5—5—3—3分組的進(jìn)位時(shí)間=180。解：（1）4—4—4—。 [Mx]補(bǔ)+[My]補(bǔ)= + （1）= （1）2） 結(jié)果規(guī)格化： [Mx]補(bǔ)+[My]補(bǔ)= + 11. 100001 = [xy]補(bǔ)=11，110； 010, 已是規(guī)格化數(shù)。 （1）x=2011 100，y=2010（ 100）； （3）A=3/16，B=9/32，求A+B。 [x2]原= 1000；[y2]補(bǔ)= 1000；[z2]反= 1000； 231則負(fù)數(shù)表示范圍為：1180。231則負(fù)數(shù)表示范圍為：（129）180。分別寫(xiě)出其正數(shù)和負(fù)數(shù)的表示范圍。 解：據(jù)題意畫(huà)出該浮點(diǎn)數(shù)的格式：階符1位階碼4位數(shù)符1位尾數(shù)10位 試問(wèn)主存和高速存儲(chǔ)器的地址各為幾位？畫(huà)出主存地址格式。3）可提高存取速度。當(dāng)有效信息為1110時(shí)，c3c2c1=101,漢明碼為1011110。（2）地址空間分配圖： RAM0:0000H1FFFH RAM1:2000H3FFFH RAM2:4000H5FFFH RAM3:6000H7FFFH RAM4:8000H9FFFH RAM5:A000HBFFFH RAM6:C000HDFFFH RAM7:E000HFFFFH（3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫(xiě)入數(shù)據(jù)后，以A000H為起始地址的存儲(chǔ)芯片(RAM5)都有與其相同的數(shù)據(jù)，則根本的故障原因?yàn)椋涸摯鎯?chǔ)芯片的片選輸入端很可能總是處于低電平。 地址格式分配如下：15. 設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用（低電平有效）作訪存控制信號(hào)，作讀寫(xiě)命令信號(hào)（高電平為讀，低電平為寫(xiě)）。 a = 17，b = 4，總和 = 17+4 = 21；試問(wèn)采用集中刷新、分散刷新和異步刷新三種方式的刷新間隔各為多少？解：采用分散刷新方式刷新間隔為:2ms，其中刷新死時(shí)間為：256=采用分散刷新方式刷新間隔為：256（+）=采用異步刷新方式刷新間隔為:2ms12. 畫(huà)出用10244位的存儲(chǔ)芯片組成一個(gè)容量為64K8位的存儲(chǔ)器邏輯框圖。集中式：在最大刷新間隔時(shí)間內(nèi)，集中安排一段時(shí)間進(jìn)行刷新，存在CPU訪存死時(shí)間。即：存取周期 = 存取時(shí)間 + 恢復(fù)時(shí)間5. 什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線寬度為32位，存取周期為200ns，則存儲(chǔ)器的帶寬是多少？解：存儲(chǔ)器的帶寬指單位時(shí)間內(nèi)從存儲(chǔ)器進(jìn)出信息的最大數(shù)量。Cache主存層次在存儲(chǔ)系統(tǒng)中主要對(duì)CPU訪存起加速作用，即從整體運(yùn)行的效果分析，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價(jià)卻接近于主存。答：在總線的兩端分別配置三態(tài)門，就可以使總線具有雙向傳輸功能?？偩€的主設(shè)備（主模塊）：指一次總線傳輸期間，擁有總線控制權(quán)的設(shè)備（模塊）；總線的從設(shè)備（從模塊）：指一次總線傳輸期間，配合主設(shè)備完成數(shù)據(jù)傳輸?shù)脑O(shè)備（模塊），它只能被動(dòng)接受主設(shè)備發(fā)來(lái)的命令；總線的傳輸周期：指總線完成一次完整而可靠的傳輸所需時(shí)間；總線的通信控制：指總線傳送過(guò)程中雙方的時(shí)間配合方式?？偩€傳輸?shù)奶攸c(diǎn)是：某一時(shí)刻只能有一路信息在總線上傳輸，即分時(shí)使用。10. 指令和數(shù)據(jù)都存于存儲(chǔ)器中，計(jì)算機(jī)如何區(qū)分它們？解：計(jì)算機(jī)區(qū)分指令和數(shù)據(jù)有以下2種方法：l 通過(guò)不同的時(shí)間段來(lái)區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出的即為數(shù)據(jù)。X：此字母沒(méi)有專指的縮寫(xiě)含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運(yùn)算器中工作寄存器之一，用來(lái)存放操作數(shù)；MAR：Memory Address Register，存儲(chǔ)器地址寄存器，在主存中用來(lái)存放欲訪問(wèn)的存儲(chǔ)單元的地址。8. 解釋下列英文縮寫(xiě)的中文含義：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答應(yīng)分英文全稱、中文名、功能三部分。計(jì)算機(jī)軟件：計(jì)算機(jī)運(yùn)行所需的程序及相關(guān)資料。7. 解釋下列概念：主機(jī)、CPU、主存、存儲(chǔ)單元、存儲(chǔ)元件、存儲(chǔ)基元、存儲(chǔ)元、存儲(chǔ)字、存儲(chǔ)字長(zhǎng)、存儲(chǔ)容量、機(jī)器字長(zhǎng)、指令字長(zhǎng)。存儲(chǔ)單元：可存放一個(gè)機(jī)器字并具有特定存儲(chǔ)地址的存儲(chǔ)單位。存儲(chǔ)容量：存儲(chǔ)器中可存二進(jìn)制代碼的總量；（通常主、輔存容量分開(kāi)描述）。IR：Instruction Register，指令寄存器，其功能是存放當(dāng)前正在執(zhí)行的指令。MIPS：Million Instruction Per Second，每秒執(zhí)行百萬(wàn)條指令數(shù)，為計(jì)算機(jī)運(yùn)算速度指標(biāo)的一種計(jì)量單位。2. 舉例說(shuō)明專用計(jì)算機(jī)和通用計(jì)算機(jī)的區(qū)別。 適合于速度差別不大的場(chǎng)合。 T和cp的時(shí)間關(guān)系如圖（1）所示。主存與CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。解：存儲(chǔ)容量是64KB時(shí)，按字節(jié)編址的尋址范圍就是64K，如按字編址，其尋址范圍為：64K / （32/8）= 16K主存字地址和字節(jié)地址的分配情況：（略）。10. 半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有幾種？解：半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有兩種：線選法和重合法。首先應(yīng)確定各級(jí)的容量：頁(yè)面容量 = 總?cè)萘?/ 頁(yè)面數(shù) = 64K8 / 4 = 16K8位，4片16K8字串聯(lián)成64K8位組容量 = 頁(yè)面容量 / 組數(shù) 要求：（1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)；（2）指出選用的存儲(chǔ)芯片類型及數(shù)量；（3）詳細(xì)畫(huà)出片選邏輯。 此時(shí)存儲(chǔ)器只能尋址A13=1的地址空間(奇數(shù)片)，A13=0的另一半地址空間（偶數(shù)片）將永遠(yuǎn)訪問(wèn)不到。解：若想不改用高速存儲(chǔ)芯片，而使訪存速度提高到8倍，可采取八體交叉存取技術(shù)，8體交叉訪問(wèn)時(shí)序如下圖：18. 什么是“程序訪問(wèn)的局部性”？存儲(chǔ)系統(tǒng)中哪一級(jí)采用了程序訪問(wèn)的局部性原理？解：程序運(yùn)行的局部性原理指：在一小段時(shí)間內(nèi)，最近被訪問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪問(wèn)；在空間上，這些被訪問(wèn)的程序和數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū)；在訪問(wèn)順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 )。2）指令Cache可用ROM實(shí)現(xiàn)，以提高指令存取的可靠性。要求如下：（1）階碼和尾數(shù)均為原碼。