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電路基礎(chǔ)、電子技術(shù)與元器件教案第9章(存儲版)

2025-05-17 07:36上一頁面

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【正文】 )。該電路也屬并入并出方式。如果按計數(shù)器中觸發(fā)器翻轉(zhuǎn)的次序來分類,可以把計數(shù)器分為異步式和同步式兩種。每當(dāng)輸入脈沖CP的下降沿到達(dá)時,F(xiàn)1翻轉(zhuǎn)一次。計數(shù)順序輸入脈沖序號Q3Q2Q1000010012010301141005101611071118000推廣到一般,對于一個n位的二進(jìn)制計數(shù)器來說,由于共有2n個狀態(tài),所以每輸入2n個計數(shù)脈沖以后,計數(shù)器的狀態(tài)就要循環(huán)一次。為了實現(xiàn)保持,應(yīng)在取樣開關(guān)S的后面增加一個電容C,如圖所示。轉(zhuǎn)換速度:轉(zhuǎn)換速度是指每秒鐘完成A/D變換的次數(shù)。取樣電壓、比較器輸出的七位二進(jìn)制代碼及編碼器輸出的三位二進(jìn)制數(shù)之間的關(guān)系情況見表所示。由表可以清楚看到,當(dāng)輸入二進(jìn)制數(shù)碼在0000~1111之間變化時,輸出的模擬電壓按量化單位逐步遞增,這樣,數(shù)字信號就被轉(zhuǎn)換成了模擬信號。轉(zhuǎn)換速度:從輸入數(shù)字信號起到輸出電壓(或電流)達(dá)到穩(wěn)態(tài)值所需的時間。219 / 40。最大輸出電壓是指輸入數(shù)字信號各位全為1時的輸出電壓。輸入二進(jìn)制數(shù)碼aaaa0的權(quán)依次為22220,開關(guān)SSSS0所接的電阻分別為20R、21R、22R、23R。比較器的輸出特點(diǎn)是,若同相端電壓高于反相端電壓時,輸出為1;若反相端電壓高于同相端電壓時,則輸出為0。量化誤差:在量化編碼時產(chǎn)生的誤差,故稱為量化誤差。不難發(fā)現(xiàn),如果取樣脈沖的頻率越高,所得到的離散信號就越接近原來的模擬信號,因此要求取樣脈沖頻率fs不能太低,一般規(guī)定fs>2fmax,其中fmax表示模擬信號的最高頻率。如果計數(shù)器從000狀態(tài)開始工作,則它的不同狀態(tài)可以表示已經(jīng)輸入的計數(shù)脈沖數(shù)目。下圖是一種典型的異步二進(jìn)制計數(shù)器,它由下降沿T′觸發(fā)器構(gòu)成。這時,可以從四個觸發(fā)器的Q端得到并行的數(shù)碼輸出。因為它在接收數(shù)據(jù)時,只需要一個接收脈沖,所以稱為單拍接收方式。1)兩拍接收方式下圖是一個由基本RS觸發(fā)器組成的四位數(shù)碼寄存器,寄存器的輸出是由四個觸發(fā)器的Q端并行引出的。若J=K=1,則CP脈沖作用后,觸發(fā)器翻轉(zhuǎn),即,此時JK觸發(fā)器成了T′觸發(fā)器。D觸發(fā)器的輸出狀態(tài)僅僅取決于時鐘脈沖為1期間的輸入端D的狀態(tài),即:在CP=1期間,若D=0,則Qn+1=0;若D=1則Qn+1=1。3. 主從RS觸發(fā)器主從RS觸發(fā)器的邏輯電路圖及邏輯符號分別如圖(a)(b)所示,它是由兩個同步RS觸發(fā)器加上一個反相器構(gòu)成的。圖中,S、R表示輸入觸發(fā)脈沖,CP表示時鐘脈沖。它是由兩個與非門G1和G2交叉耦合組成的,圖中、表示負(fù)脈沖觸發(fā),邏輯符號中輸入端的小圓圈也表示用負(fù)脈沖觸發(fā)。在全加器中,兩個加數(shù)及來自低位的進(jìn)位三者相加,再輸出運(yùn)算結(jié)果。根據(jù)真值表可寫出邏輯函數(shù)表達(dá)式:根據(jù)邏輯函數(shù)表達(dá)式得出邏輯電路圖。二進(jìn)制譯碼器就是將二進(jìn)制代碼,按它的原意翻譯成相對應(yīng)的輸出信號,其設(shè)計步驟如下。2. 二十進(jìn)制編碼器將十進(jìn)制數(shù)字0、9編為二十進(jìn)制代碼的電路,稱為二十進(jìn)制編碼器。因為23=8,所以用三位二進(jìn)制代碼就足以表示0~7這八個十進(jìn)制數(shù),因此編碼器方框圖如圖所示。 奇偶判斷電路真值表ABCZ00000011010101101001101011001111由真值表可寫出函數(shù)表達(dá)式:該函數(shù)已為最簡,其對應(yīng)的邏輯電路如下圖所示。真值表ABZ001010100111最后確定邏輯功能。例:化簡函數(shù)解:先畫函數(shù)的卡諾圖,因函數(shù)是一個四變量函數(shù),它的每一項都不是最小項,故應(yīng)化成最小項。(2)相鄰的四個小方塊、一行(列)、處于兩行(列)的始末端、或處于四角的四個項可合并成一項,合并時,只保留取值相同的變量 ,如圖所示。例如,的編號為m6。例如:3)消去法利用的公式,消去多余的因子。舉一個例2. 邏輯圖與真值表、邏輯函數(shù)的轉(zhuǎn)換若已知邏輯圖,要得到真值表,可根據(jù)變量的各種取值,求出函數(shù)的對應(yīng)值,便可列出真值表。A=A反演律:否定律2)常用公式公式1 證明:公式2 證明:公式3 證明:公式4 公式5 公式6 4. 基本公式擴(kuò)展運(yùn)用的兩個規(guī)則1)代入規(guī)則在任何一個邏輯等式中,如果將等式兩邊所有出現(xiàn)某一變量的地方,都代之以一個函數(shù)Z,則等式仍然成立,這個規(guī)則叫作代入規(guī)則。C = A2. 邏輯函數(shù)邏輯函數(shù)是反映輸出和輸入之間邏輯關(guān)系的表達(dá)式。舉一個例5. 二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換規(guī)則同二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的轉(zhuǎn)換,只不過需要按四位一組進(jìn)行分組。十六進(jìn)制數(shù)共有十六個數(shù)碼,即0~A、B、C、D、E、F,采用“逢十六進(jìn)一”的計數(shù)規(guī)則,例如,F(xiàn)+1=10。當(dāng)EN=0時,電路處于與非門工作狀態(tài),稱低電平有效,其邏輯符號如圖(b)所示。異或門的邏輯功能可以總結(jié)為:相同出0,相異出1。只有VTVT7同時截止,輸出才是高電平。2)工作原理當(dāng)所有的輸入端都為高電平()時,輸出為低電平。邏輯關(guān)系:輸入端只要有一個或幾個為高電平時,輸出就為低電平,只有當(dāng)輸入端全部為低電平時,輸出才為高電平。邏輯關(guān)系:輸入高電平時,輸出為低電平;反之,輸入低電平時,輸出為高電平。 與門真值表ABZ111010100000邏輯表達(dá)式:Z=A在分析組合邏輯電路時,應(yīng)以邏輯代數(shù)為工具,自始至終將真值表、邏輯函數(shù)及邏輯圖結(jié)合在一起。學(xué)習(xí)本章時,應(yīng)轉(zhuǎn)變思維方式,不能用模擬電路的分析方法來分析數(shù)字電路,也不能一味地使用波形分析法來分析數(shù)字電路。真值表如下。圖(b)是非門的邏輯符號。或非門電路的邏輯符號如圖(b)所示。其中,VT3和VT4組成復(fù)合管,作為輸出管VT5的有源負(fù)載,以提高電路的帶負(fù)載能力。2)邏輯關(guān)系分析因VT2和VT7的輸出端是并聯(lián)在一起的,所以它們當(dāng)中任何一個導(dǎo)通,都可以使VT5飽和、VT4截止,輸出低電平。異或門的邏輯表達(dá)式為:異或門的真值表見表所示。當(dāng)EN=1時,電路處于與非門工作狀態(tài),故稱高電平有效,此時的電路邏輯符號如圖(a)所示。八進(jìn)制數(shù)共有八個數(shù)碼,即0~7,采用“逢八進(jìn)一”的計數(shù)規(guī)則。舉一個例2)八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)只需將每一位八進(jìn)制數(shù)用一組等價的三位二進(jìn)制數(shù)來表示即可。3)邏輯非邏輯非的表達(dá)式為:邏輯非所代表的含義是:A=1時,Z=0;A=0時,Z=1,實現(xiàn)邏輯非的電路是非門電路。B)(A+C)同一律:A+A=A,A舉一個例若已知真值表,要想得到函數(shù)表達(dá)式,只要把真值表中的函數(shù)值等于1的變量組合挑選出來,然后將變量值是1的寫成原變量,是0的寫成反變量,再把組合中各個變量
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