【正文】 reg clk_1Hz,clk_200Hz。其 電路功能表如圖 51. 表 51 交通燈控制器狀態(tài)轉(zhuǎn)換 A方向 B方向 綠燈 黃燈 左拐燈 紅燈 綠燈 黃燈 左拐燈 紅燈 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 表 51 是交通燈的控制器狀態(tài)轉(zhuǎn)換，從狀態(tài)轉(zhuǎn)換換表中可以看出，每個方向四盞燈，并不斷循環(huán)：綠燈 — 黃燈 — 左拐燈 — 黃燈 —— 紅燈。 12 西華大學(xué)課程設(shè)計說明書 數(shù)碼管顯示電路 圖 35 交通燈倒計時顯示電路 如圖 35 交通燈倒計時顯示電路，分別顯示 A、 B 兩方向上的當(dāng)前亮燈的倒計時。主要是作為電源濾波，通常使用的為一個電容和電感組成的 PI 型濾波網(wǎng)絡(luò)，輸出端使用一個小阻值電阻過濾信號。 使用基于 FPGA 的設(shè)計方法具有周期短，設(shè)計靈活，易于修改等明顯的的優(yōu)點。為便于顯示燈亮的時間，計數(shù)器的輸出均采用 BCD 碼，顯示由 4 個數(shù)碼管來完成， A 方向和 B 方向各用兩個數(shù)碼管。還要求在主、支干道各設(shè)立一組計時顯示器，能夠顯示相應(yīng)的紅、黃、綠倒計時。 圖 11 PLD 器件的基本結(jié)構(gòu) 交通燈設(shè)計背景介紹 隨著社會經(jīng)濟(jì)的發(fā)展，人口和汽車日益增長，市區(qū)交通也日益擁擠，人們的安全問題也日益重要，城市交通問題越來越引起人們的關(guān)注，人、車、路三者關(guān)系的協(xié)調(diào)，已成為交通管理部門需要解決的重要問題之一。用 PLD 實現(xiàn)設(shè)計直接面向用戶，具有其他方法無可比擬的方便性、靈活性和通用性，硬件測試和實現(xiàn)快捷，開發(fā) 率高、成本低，風(fēng)險小。 I 西華大學(xué)課程設(shè)計說明書 基于 CPLD/FPGA 的交通燈控制器設(shè)計 摘要 : 用 Verilog HDL語言設(shè)計交通燈控制系統(tǒng) ， 并在 Quartus II系統(tǒng)對 FPGA/CPLD芯片進(jìn)行下載 ， 由于生成的是集成化的數(shù)字電路 ,沒有傳統(tǒng)設(shè)計中的接線問題 ,所以故障率低 ,可靠性高 ,而且體積小 ,體現(xiàn)了 EDA技術(shù)在數(shù)字電路設(shè)計中的優(yōu)越性 。 PLD 的介紹 PLD(Programmble Logic Device)是可編程邏輯器件，主要包括現(xiàn)場可編程門陣列FPGA(Fied Programmable Gate Array) 和 復(fù) 雜 可編 程 邏 輯 器件 CPLD （ Complex Progammable Logic Device） ,PLD 是一種半制定的器件，器件內(nèi)已做好各種邏輯資源，用戶只需要對期間內(nèi)的資源編程連接就可實現(xiàn)所需要的功能，而且可反復(fù)修改，反復(fù)編程，直到滿足設(shè)計要求?！芭c陣列”與“或陣列”是主體，主要用來實現(xiàn)各種邏輯函數(shù)和邏輯功能；輸入緩沖電路主要產(chǎn)生輸入信號的原變量和反變量，并增強(qiáng)輸入信號的驅(qū)動能力；輸出緩沖電路主要用來對將要輸出的信號進(jìn)行處理，既能輸出純組合邏輯信號，也能輸出時序邏輯信號，輸出緩沖電路中一般有三態(tài)門、寄存器單元，甚至是宏單元，用戶可根據(jù)需要靈活配置成各 種輸出方式 。能夠做到主、支干道的紅綠燈閃亮的時間不完全相同，在綠燈跳變紅燈的過程中能夠用黃燈進(jìn)行過渡，使得行駛過程中的車輛有足夠的時間停下來。 每種燈亮的時間采用一個減法計數(shù)器進(jìn)行計數(shù)，計數(shù)器用同步預(yù)置法設(shè)計，這樣只需改變預(yù)置數(shù)據(jù)，就能改變計數(shù)器的模，因此每個方向只要一個計數(shù)器進(jìn)行計時即可。 方案選擇 結(jié)合在現(xiàn)代交通壓力大，為緩解交通壓力因此交通燈必須反應(yīng)快，穩(wěn)定性好，在現(xiàn)代系統(tǒng)芯片（ System On Chip,SOC）技術(shù)的引領(lǐng)下，低故障、高實時、高穩(wěn)定、體積小、利用率大的系統(tǒng)已成為青睞的對象。 有源晶振電路 圖 31 有源晶振電路 本設(shè)計的有源晶振 電路如圖 31，采用有源晶振作為時鐘信號源，它是一個完整的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。四個燈按綠燈 — 黃燈 — 左拐燈 — 黃燈 — 紅燈的順序點亮并往復(fù)循環(huán)。從本設(shè)計的電路要求，我們分析了需要實現(xiàn)一個輸入狀態(tài)的編碼，以及對循環(huán)點亮燈的方式的選擇，綜合這兩種狀態(tài)控制輸出信號的狀態(tài)變化。//1Hz 脈沖分頻計數(shù)器 reg [25:0] count_200Hz。end else count_1Hz =count_1Hz + 139。b1。 reg[3:0] LAMPA,LAMPB,wei。h3f。b0011:code = 839。//5 439。h7f。b0001:code = 839。//3 439。h82。b1001:code = 839。 ayellow =839。 byellow =839。 LAMPA=2。 end 3: begin numa=ayellow。 counta=0。b1000。LAMPB=4。 end 4: begin numb=bleft。numb[7:4]=numb[7:4]1。b1000:begin dout=code(numa[7:4])。b0010:begin dout=code(numb[7:4])。b1000。 LAMPA 是 A 方向上亮燈類別的指示： LAMPA=2，A 方向上亮綠燈； LAMPA=4， A 方向上亮黃燈； LAMPA=1， A 方向上亮左轉(zhuǎn)燈；LAMPA=8， A 方向上亮紅燈； LAMPB=2， B 方向上亮綠燈； LAMPB=4， B 方向上亮黃燈； LAMPB=1， B 方向上亮左轉(zhuǎn)燈； LAMPB=8， B 方向上亮紅燈。 1） 常用工具欄 1 圖標(biāo)如圖 61 所示： 圖 61 常用工具欄 1 點擊其中的 圖標(biāo)，成功后出現(xiàn)管腳鎖定界面。 通過本次設(shè)計，使我得到了一次用專業(yè)知識、 專業(yè)技能分析和解決問題全面系統(tǒng)的鍛煉。在此我要感謝電氣信息學(xué)院提供這次課程設(shè)計的機(jī)會， 感謝電氣信息學(xué)院各位老師的幫助。得到了鞏固和進(jìn)一步的提高和認(rèn)識 綜合課程設(shè)計讓我把以前學(xué)習(xí)的知識得到鞏固和進(jìn)一步的提高認(rèn)識，對已有知識有了進(jìn)一步的理解和認(rèn)識，在此，由于自身能力有限，在課 程設(shè)計中遇到了很多問題，在老師的指導(dǎo)下得到了解決。再點上圖的 Start 完成編程下載。 23 西華大學(xué)課程設(shè)計說明書 6 硬件設(shè)計 本次實驗室的硬件調(diào)試是借用的實驗室的硬件平臺，下面就介紹一下本次實驗的硬件實現(xiàn)步驟： （ 1）、運(yùn)行 QUARTUS II 軟件； （ 2）、啟動 File\ New 菜單命令； （ 3）、選擇 verilog hdl file，點擊 OK 后，鍵入程序； （ 4）、在目錄中存成 文件，點擊菜單 assignment\device， EPF10KLC843器件（ family 中的 Flex10k），選擇然后進(jìn)行編譯。檢查仿真波形是否達(dá)到程序的設(shè)計要求，如沒有再對程序進(jìn)行修改。b0001:begin dout=code(numb[3:0])。b0100:begin dout=code(numa[3:0])。b1000。LAMPB=4。 countb=3。 case (countb) //控制亮燈的順序 0: begin numb=bred。numa[7:4]=numa[7:4]1。 LAMPA=8。 counta=2。 bgreen =839。 aleft =839。 numb=839。//7 439。b0101:code = 839。ha4。//9 /*共陽極碼的變換 439。b0111:code = 839。h66。//1 439。//計數(shù)模塊調(diào)用 function [7:0]code。output [3:0] LAMPA,LAMPB,wei。 else begin if(count_200Hz == clk_out_200Hz) begin clk_200Hz = !clk_200Hz 。b0。 16 西華大學(xué)課程設(shè)計說明書 A 40s 5s 15s 5s 55s 綠燈 黃燈 左拐燈 黃燈 紅燈 B 65s 30s 5s 15s 5s 紅燈 綠燈 黃燈 左拐燈 黃燈 圖 51 交通燈亮滅順序圖 圖 52 EDA 設(shè)計模塊圖 軟件設(shè)計 //*************************************/* /*模塊名稱： 計數(shù)分頻 模塊功能：將實驗室實驗設(shè)備所用 4MHz 的時鐘計數(shù)分頻為 1Hz 和 200Hz 分別供 LED控制模塊和數(shù)碼管顯示 控制模塊所用 端口說明： clk — 4M 基準(zhǔn)時鐘輸入 ,reset— 復(fù)位信號， clk_1Hz — 1Hz 時鐘輸出，clk_200Hz— 200Hz 時鐘輸出 作 者：彭 時 間： 10 年 6 月 21 日 */ module clk_4M_1hz_200hz(clk_4M,reset,clk_1Hz,clk_200Hz)。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 供電電路 圖 32 供電電路 如圖 32 所示此供電電路是為 CPLD 芯片供電， 芯片將輸入的 5V電壓轉(zhuǎn)換成 后給 CPLD 供電。因此，此次的交通信號燈控制器的設(shè)計將采用基 于 FPGA 的設(shè)計方案來實現(xiàn)所要求的功能。 方案二用 CPLD 芯片實現(xiàn)的電路分立的元件電路相對較少，在整體上的性能較好，在信號處理和整個系統(tǒng)的控制中， CPLD 的方案能大大縮減電路的體積，提高電 路的穩(wěn)定性。 A 方向B 方向R 1 Y 1 G 1 L 1R2Y2G2L2 6 西華大學(xué)課程設(shè)計說明書 方案二：由復(fù)雜可編程邏輯器件 CPLD，通過 EDA 技術(shù)來實現(xiàn)交通燈控制電路。在本次設(shè)計中是以 EDA 技術(shù)為基礎(chǔ)，利用 PCLD 設(shè)計交通燈控制器，整個設(shè)計通過用 Quartus II 軟件進(jìn)行了模擬仿真。 任何組合邏輯函數(shù)均可化為“與或”表達(dá)式，用“與門 — 或門”二級電路實現(xiàn)，而任何時序電路又是由組合電路加上存儲