用model技術(shù)公司的modelsim做分析設(shè)計(jì)(存儲(chǔ)版)
【正文】 on selected in the Structure window COM) view process 58 Process窗口 ? 指示器 – Ready ? Process is scheduled to be executed – Wait ? 處理正等待 VHDL 信號(hào)或 Verilog 線網(wǎng)改變 或等待超時(shí) – Done ? Process has executed a VHDL wait statement without a timeout or sensitivity list COM) view process 59 Signals 窗口 ? 緊跟 Structure窗口 – 顯示 Structure窗口的當(dāng)前層 HDL項(xiàng)的名稱和值 ? 排序 – 升序，降序或聲明順序 ? 層次 (+)可展開(kāi)的 , ()已展開(kāi)的 ? VHDL 信號(hào) ? Verilog 線網(wǎng) , 寄存器變量和已命名的時(shí)間 ? “拖放 ” – Wave和 List窗口 ? Force – 用于激勵(lì) ? Filter – 為瀏覽選擇信號(hào)類型 (輸入 , 輸出 , 內(nèi)部 , 等 ) COM) view signals 60 Dataflow 窗口 ? VHDL信號(hào)或 Verilog線網(wǎng)的圖形描繪 – 信號(hào)或線網(wǎng)在窗口中央 ? Processes that drive signal or on the left ? Processes that read the signal or are triggered by the on the right COM) view dataflow 61 Dataflow 窗口 ? Processes – Signals read by or s that trigger the process on the left – Signals or s driven by the process on the right ? SingleDouble clicking update of signals and processes 62 Wave 窗口 ? 用波形瀏覽仿真結(jié)果的圖形化的歷史記錄 – VHDL – 信號(hào)和過(guò)程變量 – Verilog – 線網(wǎng) , 寄存器變量 , 已命名事件 ? 對(duì)于更多的邏輯信號(hào)多個(gè)波形窗口用于更多的邏輯信號(hào) ? 改變信號(hào)和向量的基數(shù)已方便查看 ? 打印波形 Ad jus table spacingbetween s ignalsVHDL V ari ableColorcoding on a signalbys ignal basisCu rsor Measurement拖放 縮放菜單 項(xiàng)格式化 多個(gè)指針 強(qiáng)大的編輯和查找能力 Verilog COM) view wave 63 List 窗口 ? 用表格顯示仿真結(jié)果 – VHDL – 信號(hào)和過(guò)程變量 – Verilog – 線網(wǎng)和寄存器變量 ? 從這個(gè)窗口或到這個(gè)窗口“拖放 ” ? 編輯功能 – 查找 ? 建立用戶定義的總線 EditCombine ? 設(shè)置觸發(fā)和選通 ? Write List Tabular, Event or TSSI ? Marker Add, Delete or Goto COM) view list 64 Variables 窗口 ? 列出 HDL 項(xiàng)的名稱 – VHDL – 常數(shù) , generics 和變量 – Verilog – 寄存器變量 ? 到當(dāng)前過(guò)程的路徑被顯示在左下 ? 樹(shù)層次 (+)可展開(kāi)的 , ()已展開(kāi)的 ? 分類 – 升序 , 降序或聲明順序 ? 改變 – 選擇 HDL項(xiàng)改變值 ? 瀏覽 – 在 Wave 或 List 窗口 或 log 文件的項(xiàng) – 選擇變量或?qū)又械淖兞? COM) view variables 65 ModelSim 用戶界面特征 (繼續(xù) ...) ?自動(dòng)更新窗口 – Dataflow 窗口 : 當(dāng)一個(gè)進(jìn)程被選到這個(gè)窗口的中央 , Process, Signals, Source, Structure, 和 Variables 窗口會(huì)被更新 . – Process 窗口 : 當(dāng)一個(gè)進(jìn)程被選擇 , Dataflow, Signals, Structure, 和Variables窗口被更新 . – Signals 窗口 : 當(dāng) Signals窗口被選擇， Dataflow 窗口是唯一被更新的窗口 . – Structure 窗口 : 當(dāng)從你的設(shè)計(jì)結(jié)構(gòu)中層次瀏覽中的一個(gè)被選擇 , Signals 和 Source 窗口將自動(dòng)更新 . 66 ModelSim 用戶界面 (繼續(xù) ...) ? 查找名稱或搜索值 – 除兩個(gè)窗口外其他窗口都允許用戶通過(guò)菜單 EditFind查找項(xiàng)名稱 ?！?下面 行給 do文件提供路徑 : 。 30 Verilog 增量編譯 ? 只有被改變的設(shè)計(jì)單元被編譯 ? 自動(dòng)或者手動(dòng) – 手動(dòng)更有效 – 自動(dòng)在命令行用 incr 選項(xiàng) ? Module 和 UDP實(shí)例和 hierarchical references可在仿真時(shí)解決 – 一些錯(cuò)誤在編輯時(shí)將不能察覺(jué) ?引用的模塊沒(méi)有編譯 ?不正確的端口連接 ?不正確的 hierarchical references 31 編譯 (UI) 點(diǎn)亮一個(gè)或多個(gè)文件并點(diǎn)擊 Compile 32 錯(cuò)誤信息 錯(cuò)誤信息在 Main 窗口顯示 在信息上雙擊，引起錯(cuò)誤的代碼在 Source 窗口被點(diǎn)亮 33 4 ? 啟動(dòng)仿真器 ? UI) Design Load New Design ? Cmd) vsim lib library_name top_level_design ? VHDL – vsim top
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