【正文】 的印象就是一組穩(wěn)定的顯示數(shù)據(jù)，不會(huì)有閃爍感，動(dòng)態(tài)顯示的效果和靜態(tài)顯示是一樣的，能夠節(jié)省大量的I/O端口，而且功耗更低[14]。圖47 三極管電流放大電路 信號(hào)整形模塊74LS14是有施密特除法器的反相器，實(shí)現(xiàn)的邏輯非得功能，其封裝引腳圖如圖46所示。31第5章 總體設(shè)計(jì)驗(yàn)證本章主要介紹硬件調(diào)驗(yàn)證，通過(guò)驗(yàn)證找到并發(fā)現(xiàn)設(shè)計(jì)制作的不足，并加以改進(jìn)。解決方案：通過(guò)萬(wàn)用表檢測(cè)，發(fā)現(xiàn)個(gè)別段選信號(hào)電平不正確，是由于某些管腳松動(dòng)造成的，補(bǔ)些焊錫得以解決。除法器設(shè)計(jì)：FPGA即現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，有著強(qiáng)大的邏輯處理功能，然而對(duì)于數(shù)據(jù)運(yùn)算處理卻比較弱，除法同樣也是不能被綜合器綜合的，因此要編寫(xiě)源程序?qū)崿F(xiàn)除法運(yùn)算。方案二實(shí)現(xiàn)相對(duì)復(fù)雜，因?yàn)樾枰附油獠侩娐?，還需單片機(jī)編程，更重要的是要實(shí)現(xiàn)單片機(jī)與FPGA之間實(shí)現(xiàn)通信。如果能加入這些功能，會(huì)使設(shè)計(jì)更趨于完整。感謝我的同學(xué)和朋友的支持和幫助！在求學(xué)期間，我的親屬和朋友對(duì)我給予了無(wú)微不至的關(guān)懷，對(duì)此，我也表示深深的感謝！36參考文獻(xiàn)1. 劉德亮，王竹林， :42452. . :30363. 徐輝，王祖強(qiáng)，:61674. 徐成，劉彥，:43465. 鄧樹(shù)申，:21256. 唐亞平，:54567. :74768. 田開(kāi)坤，:66699. 包明，趙明富， :303510. 戈亮，:354011. 謝小東，:646712. 徐輝，王祖強(qiáng)，:616713. 徐成，劉彥，:384314. 15. 16. 17. 李紅剛，張素萍， :2530王海，周渭，:212618. :263019. Mar237。. FPGAbased Frequency Measurement System for HighAccuracy QCM Sensors. Moure Department of Electronic Technology University of Vigo, :11411720. Valdes, . Moure, , Rodriguez, Farina. Implementation of a Frequency Measurement Circuit for HighAccuracy QCM Sensors. Electron. Technol., Univ. of Vigo, :293821. Lee, . Helton, J. Chen. Realtime FPGAbased implementation of digital instantaneous frequency measurement receiver. Wright State Univ, :353822. Santos, Edval J. P. Silva, Leonardo B. M. FPGAbased smart sensor implementation with precise frequency to digital converter for flow measurement. Laboratory for Devices and Nanostructures, Electronics and Systems Department, Universidade Federal de :163023. Helton, J. Chen, . Lin, . Tsui. FPGABased GHz Bandwidth Digital Instantaneous Frequency Measurement Receiver. Wright State Univ, :163438。藉此完成之際，借此機(jī)會(huì)謹(jǐn)向尊敬的李老師致以最衷心的感謝!感謝論文中參考的參考文獻(xiàn)的作者；對(duì)于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者表示感謝。由于第一次使用Libero軟件，而且在相關(guān)資料中，對(duì)軟核的介紹也不多，所以在進(jìn)行數(shù)據(jù)處理是沒(méi)有考慮到這點(diǎn)。方案二、FPGA與單片機(jī)相連，利用單片來(lái)控制LED數(shù)碼管進(jìn)行動(dòng)態(tài)顯示。計(jì)數(shù)器設(shè)計(jì)：在使用Libero軟件輸入VerilogHDL語(yǔ)言進(jìn)行邏輯功能描述，在VerilogHDL語(yǔ)言中許多語(yǔ)句例如：initial語(yǔ)句塊，forever語(yǔ)句塊，延時(shí)語(yǔ)句，for, while, repeat等許多語(yǔ)句是不能被綜合的，在編寫(xiě)源程序是并不會(huì)出現(xiàn)語(yǔ)法錯(cuò)誤，而且在綜合前仿真，仿真出的時(shí)序邏輯圖都是非常理想的，但綜合后仿真，這出現(xiàn)了邏輯混亂。32圖52 實(shí)驗(yàn)驗(yàn)證二從圖52看出，測(cè)得的頻率是4KHz。并利用示波器對(duì)74LS14所整形的波形進(jìn)行觀察，得到較為理想的方波，其中各個(gè)芯片的+5V電源和GND均由EasyFPGA030開(kāi)發(fā)板引出。上電復(fù)位后單片機(jī)開(kāi)始動(dòng)態(tài)掃描顯示，此時(shí)顯示的是零，當(dāng)單片機(jī)接到FPGA發(fā)出的中斷信號(hào)，單片機(jī)開(kāi)始進(jìn)行中斷子程序的操作，在中斷子程序中，單片機(jī)接收FPGA送來(lái)的數(shù)據(jù)，并進(jìn)行BCA碼轉(zhuǎn)換，在譯碼轉(zhuǎn)換為段選信號(hào)，其連線與設(shè)計(jì)如圖46所示[15]。圖44 數(shù)碼管27 單片機(jī)顯示軟件件設(shè)計(jì)動(dòng)態(tài)顯示驅(qū)動(dòng)：數(shù)碼管動(dòng)態(tài)顯示接口是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式之一，動(dòng)態(tài)驅(qū)動(dòng)是將所有數(shù)碼管的8個(gè)顯示筆劃a,b,c,d,e,f,g,dp的同名端連在一起，另外為每個(gè)數(shù)碼管的公共極COM增加位選通控制電路，位選通由各自獨(dú)立的I/O線控制，當(dāng)單片機(jī)輸出字形碼時(shí)，所有數(shù)碼管都接收到相同的字形碼，但究竟是那個(gè)數(shù)碼管會(huì)顯示出字形，取決于單片機(jī)對(duì)位選通COM端電路的控制，所以我們只要將需要顯示的數(shù)碼管的選通控制打開(kāi)，該位就顯示出字形，沒(méi)有選通的數(shù)碼管就不會(huì)亮。圖43 功能管腳（3）數(shù)碼管按段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，八段數(shù)碼管比七段數(shù)碼管多一個(gè)發(fā)光二極管單元（多一個(gè)小數(shù)點(diǎn)顯示）；按能顯示多少個(gè)“8”可分為1位、2位、4位等等數(shù)碼管；按發(fā)光二極管單元連接方式分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管。有余輸入至內(nèi)部時(shí)鐘信號(hào)要通過(guò)一個(gè)二分頻觸發(fā)器，因此對(duì)外部時(shí)鐘信號(hào)的脈寬無(wú)任何要求，但必須保證脈沖的高低電平要求的寬度。注意加密方式1時(shí)，/EA將內(nèi)部鎖定為RESET；當(dāng)/EA端保持高電平時(shí)，此間內(nèi)部程序存儲(chǔ)器。如想禁止ALE的輸出可在SFR8EH地址上置0。P3口也可作為AT89C51的一些特殊功能口，口管腳備選功能： RXD（串行輸入口）； TXD（串行輸出口）； /INT0（外部中斷0）； /INT1（外部中斷1）； T0（記時(shí)器0外部輸入）； T1（記時(shí)器1外部輸入）； /WR（外部數(shù)據(jù)存儲(chǔ)器寫(xiě)選通）； /RD（外部數(shù)據(jù)存儲(chǔ)器讀選通）；P3口同時(shí)為閃爍編程和編程校驗(yàn)接收一些控制信號(hào)。并因此作為輸入時(shí)，P2口的管腳被外部拉低，將輸出電流。P0口：P0口為一個(gè)8位漏級(jí)開(kāi)路雙向I/O口，每腳可吸收8TTL門(mén)電流。三極管：對(duì)單片機(jī)輸出的位選信號(hào)電流進(jìn)行放大。從仿真波形上可以清楚地看到，被測(cè)信號(hào)在激勵(lì)文件中設(shè)置為fx=100KHz，ctl置高對(duì)48MHz頻率分頻得到標(biāo)準(zhǔn)頻率clks=1KHz，結(jié)果為商D=00001100100（二進(jìn)制）=100（十進(jìn)制），余數(shù)R=0。endendmodule此除法器利用的是最簡(jiǎn)單的除法算法，是利用減法來(lái)做除法。R=A。assign invalid=(BO==0)。input [n1:0] A, B。b000。count=count+139。always(current_state or invalid or count )begincase(current_state)STATE_INIT:beginerr=0。b010。當(dāng)做完除法時(shí)，ready給出一個(gè)負(fù)脈沖信號(hào)；D，R：分別為除法器除得的商和余數(shù)；16除法器仿真結(jié)果如圖315所示。圖310 標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器rest：復(fù)位信號(hào)，負(fù)脈沖有效；clks：標(biāo)準(zhǔn)信號(hào)輸入端。結(jié)果正確。Synplify：Synplicity公司提供的專(zhuān)門(mén)針對(duì)FPGA/CPLD的邏輯綜合工具，采用先進(jìn)的Timing Driven（時(shí)序驅(qū)動(dòng)）（行為級(jí)綜合提取技術(shù)）算法引擎，使用簡(jiǎn)便、性能優(yōu)良、軟件更新和技術(shù)創(chuàng)新速度快、綜合面積較小、綜合速度快。將可用的I/O全部引出，對(duì)于板上沒(méi)有的外設(shè)可通過(guò)這些I/O進(jìn)行擴(kuò)展，鍛煉使用者的設(shè)計(jì)創(chuàng)新能力，并將下載口引出可以通過(guò)USB的FlashPro3來(lái)下載，或通過(guò)引出的下載口去下載其他器件。1的誤差，而且實(shí)現(xiàn)了在整個(gè)測(cè)量頻域內(nèi)的等精度。5預(yù)置閘門(mén)信號(hào)和實(shí)際閘門(mén)信號(hào)不相等，但兩者差值不會(huì)相差被測(cè)信號(hào)的一個(gè)周期。被測(cè)信號(hào)的周期越長(zhǎng)（頻率越低），則測(cè)得的標(biāo)準(zhǔn)信號(hào)的脈沖數(shù)越大，則相對(duì)誤差越小。 數(shù)字頻率計(jì)主要技術(shù)指標(biāo)[4]（1）頻率準(zhǔn)確度一般用相對(duì)誤差來(lái)表示，即 （21）式中，為量化誤差（即個(gè)字誤差），是數(shù)字儀器所特有的誤差，當(dāng)閘門(mén)時(shí)間選定后，越低，量化誤差越大：為閘門(mén)時(shí)間相對(duì)誤差，主要有時(shí)基電路標(biāo)準(zhǔn)頻率的準(zhǔn)確度決定。EasyFPGA030開(kāi)發(fā)板，頻率計(jì)總體，計(jì)數(shù)器模塊，除法器模塊設(shè)計(jì)過(guò)程，并且給出它們的仿真結(jié)果。主門(mén)的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門(mén)脈沖。 在傳統(tǒng)的生產(chǎn)制造企業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線的生產(chǎn)測(cè)試中。同時(shí)，Agilent科技公司還推出微波頻率計(jì)：53150A，53151A，53152A（頻率測(cè)量范圍最高可達(dá)46G）。Pendulum Instruments公司是一家瑞典公司，總部位于瑞典首都斯德哥爾摩。 ⅠAbstractAbstract: Accor