lcd課程設(shè)計(jì)---128x64液晶顯示程序設(shè)計(jì)(存儲(chǔ)版)
【正文】 。 elsif t_1100 then e=39。 end if。 elsif t_15*3 then 14 lcd_data=x90。rs=39。 end if。 end case。經(jīng)反復(fù)研究發(fā)現(xiàn)，要想成功發(fā)送數(shù)據(jù)，那么每個(gè)狀態(tài)的時(shí)間應(yīng)當(dāng)大于液晶屏資料說明中的并行時(shí)序圖中的Tc=1200ns，否則變化的太快，數(shù)據(jù)來不及發(fā)送，就會(huì)出現(xiàn)故障。 VHDL語言將液晶屏的功能的時(shí)序圖化為多種狀態(tài)，使得程序能夠更清晰易懂。 課程設(shè)計(jì)任務(wù)能夠圓滿完成，不僅有我自己的摸索，還要感謝同組人員 的合作以及同學(xué)的討論，更要感謝老師的指導(dǎo)。當(dāng)屏蔽掉將 DATAIN 轉(zhuǎn)換為 ASCII碼值這段程序后，液晶屏上只有靜態(tài)顯示。經(jīng)過電壓表測量后，焊接電路沒有問題，后發(fā)現(xiàn)是 FPGA 芯片出故障，有可能是下載程序時(shí) 操作失誤所引起的。 end if。 elsif t_1100 then e=39。 when s9= if t_11*3 then e=39。rw=39。 data_t:=0。 elsif t_12*3 then lcd_data=data_buf0(data_t)。current_s=s7。rs=39。 if t_1=100 then t_1:=0。rw=39。039。 if t_11*3 then e=39。 end if。rs=39。 elsif t_12*3 then lcd_data=x90。 end if。039。139。e=39。 variable data_t:integer range 0 to 480。 disp_time(3)=DATAIN(19 downto 16)+x30。139。event and clk=39。 signal time:std_logic_vector(23 downto 0)。 end clock_lcd_disp。 use 。039。 architecture a of pin1mhz is begin process(clkin) variable ttemp: integer range 0 to 49。 U10: CNT10 PORT MAP(CLK=CARRY_OUT1(6),CLR=CLR_CNT1,ENA=TSTEN1, CQ=DTO1(31 DOWNTO 28))。 U2: REG32B PORT MAP(LOAD=LOAD1,DIN=DTO1,DOUT=DOUT)。 COMPONENT REG32B PORT(LOAD: IN STD_LOGIC。 LOAD: OUT STD_LOGIC)。 USE 。 FREQ1953=TEMP(8)。139。 FREQ7812 :OUT STD_LOGIC。 最后將測得的頻率送到顯示部分顯示。通過軟件程序下載運(yùn)行在 LCD上顯示頻率等信息。 （ 3） 液晶屏 LCD12864的使用方法。 0 《 CPLD/FPGA 》 課程設(shè)計(jì)報(bào)告 題 目： 128X64 液晶顯示程序設(shè)計(jì) 院 （系）： 信息科學(xué)與工程學(xué)院 專業(yè)班級(jí)： 通信 1001 班 學(xué)生姓名： 訚 鵬 學(xué) 號(hào)： 20221181021 同組學(xué)生 ： 秦 佩 指導(dǎo)教師： 吳 莉 20 13 年 10 月 14 日至 20 13 年 10 月 25 日 華中科技大學(xué)武昌分校制 1 128X64 液晶顯示程序設(shè)計(jì) 課程設(shè)計(jì)任務(wù)書 一、設(shè)計(jì)（調(diào)查報(bào)告 /論文）題目 128X64 液晶顯示程序設(shè)計(jì) 二、設(shè)計(jì)（調(diào)查報(bào)告 /論文）主要內(nèi)容 下述設(shè)計(jì)內(nèi)容需由學(xué)生個(gè)人獨(dú)立完成： 1．設(shè)計(jì) EP1C6Q240C8控制 128X64 液晶屏顯示 電路原理圖； 2．分析 128X64 液晶工作原理 ； 3．能按要求進(jìn)行元器件的焊接； 4. 能正確處理安裝與調(diào)試過程中所遇到的問題； 三、原始資料 1. 通信與電子系統(tǒng)實(shí)驗(yàn)指導(dǎo)書； 2. 128X64 液晶顯示 電路制作套件。 （ 2） Quartus2 軟件的調(diào)試方法及相關(guān)工具的使用。 3 課程設(shè)計(jì)報(bào)告內(nèi)容 課 程 設(shè)計(jì)原理 該設(shè)計(jì)分為三個(gè)模塊：信號(hào)源模塊 ,頻率計(jì)模塊，顯示模塊。若要得到整個(gè)頻段內(nèi)較高的精確度，應(yīng)該考慮等精度測量等其他方法。 FREQ1953 :OUT STD_LOGIC。EVENT AND CLK=39。 FREQ488=TEMP(10)。 LIBRARY IEEE。 CLR_CNT:OUT STD_LOGIC。 END COMPONENT。 BEGIN U1: TESTCTL PORT MAP(CLK=CLK,TSTEN=TSTEN1,CLR_CNT=CLR_CNT1,LOAD=LOAD1)。 U9: CNT10 PORT MAP(CLK=CARRY_OUT1(5),CLR=CLR_CNT1,ENA=TSTEN1, CQ=DTO1(27 DOWNTO 24),CARRY_OUT=CARRY_OUT1(6))。 end pin1mhz。 else clkout=39。 模塊（由狀態(tài)機(jī)來完成液晶屏的時(shí)序） library ieee。
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