eda課程設(shè)計--頻率計(存儲版)
【正文】 II 摘要 此次設(shè)計的主要目的是學(xué)習(xí)掌握頻率計的設(shè)計方法，掌握動態(tài)掃描輸出電路的實現(xiàn)方法，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)的設(shè)計方法。通過這次的設(shè)計能夠更清楚的理解 VHDL程序的描述語言，進行簡單程序的編寫和仿真。鎖存信號后，必須有一清零信號 RST_CNT 對計數(shù)器進行清零，為下一秒的技術(shù)操作做準(zhǔn)備。 ENA : IN STD_LOGIC。 ELSIF CLK39。 OUTY = CQI 。 LIBRARY IEEE。EVENT AND CLKK = 39。039。 CNT_EN = DIV2CLK。 END REG4B。 將完成的 4 位計數(shù)器、測頻控制器以及 4 位鎖存器的設(shè)計打包成模塊以便設(shè)計頂層文件時調(diào)用。 清零端 FX： :IN STD_LOGIC。) then CQI:=(others =39。 then 使能端為 1，讓信號從 09進行計數(shù) if CQI9 then CQI:= CQI+1。超出 9時進位 END IF。 OUTY= CQI。 use 。 signal s0,s1,s2:std_logic。 fb0:out std_logic)。 end ponent。 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 XII u4:js port map(fb=s0,clk=s1,g5=g5,q=p0)。 architecture bhv of fp is begin ao=fb1。 if(nu=5)then bo=not bo。 end if。 g1,g2,g3,g4:out std_logic。039。139。039。g3=39。039。 elsif(k4=39。g4=39。 entity sz is generic (v:integer:=8)。)then count:=count+1。 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 XIV use 。stable)then if(fb39。 end if。039。 entity bcd is port(qi:in integer range 0 to 10000。 begin if(rst=39。 x2:=y/b。 d4=conv_std_logic_vector(x4,4)。 d2=conv_std_logic_vector(x2,4)。 else x1:=qi/a。 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 XV constant c:integer:=10。 use 。 n:=0。139。 variable m:integer range 0 to 10000。 end bhv。event and clki=39。 時鐘程序 u3： library ieee。g3=39。039。139。g2=39。039。039。039。 entity wx is port(ai,bi,ci,di,rst:in std_logic。 if(nu2=500)then do=not do。nu1:=nu1+1。 ao,bo,co,do:buffer std_logic)。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4)。 g5:out std_logic。 k1,k2,k3,k4:in std_logic。 end plj。在實驗的進行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯誤，經(jīng)過我仔細的排查和修改后，最終使得編譯完全正確了，這讓我有一點成就感，同時也使我對此充滿了興趣，做得就更加認真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計實驗后真的收獲頗豐。使能端置 0輸出為 0 END IF。COUT=39。) then 在時鐘信號 FX的上升沿 if ENA=39。定義變量 CQI begin if (RST = 39。 USE 。 END PROCESS。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。039。 ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。
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