課程設(shè)計(jì)--可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器設(shè)計(jì)(存儲(chǔ)版)
【正文】 參考文獻(xiàn) 1].潘松，黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程（第三版）》科技出版社 2021 年 9月第三版 2].趙小明 《 EDA 技術(shù)基礎(chǔ)實(shí)驗(yàn)指導(dǎo)書》重慶大學(xué)生物工程學(xué)院 2021 年 5月 18 附錄 附錄 1： 任務(wù)分工 波形產(chǎn)生：余春蓉、尹玉妮、黃瑩瑩、李文滿、藍(lán)海強(qiáng) 幅度控制：余春蓉、尹玉妮、藍(lán)海強(qiáng) 波形選擇：黃瑩瑩、李文滿、藍(lán)海強(qiáng) DA 轉(zhuǎn)換：藍(lán)海強(qiáng) 報(bào)告：全體成員 答辯 ppt：藍(lán)海強(qiáng) 附錄 2：程序 1. 分頻器程序 LIBRARY IEEE。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。 END IF。 END ENTITY。 PROCESS(Q) BEGIN CASE Q IS WHEN 0 TO 31=FBO=1111111111。 use 。event and clk=39。 when 05=dd4=753。 when 13=dd4=1001。 when 21=dd4=963。 when 29=dd4=660。 when 37=dd4=257。 when 45=dd4=22。 when 53=dd4=60。 when 61=dd4=363。 3. 三角波發(fā)生模塊 程序 LIBRARY IEEE。 SIGNAL ST:STATE。END IF。 END PROCESS。 END ENTITY。 ENTITY D_W IS PORT (C,D : IN STD_LOGIC。 ELSIF NUM=01 THEN D_OUT=D_IN/2。 ENTITY DA IS PORT( DA_CS,DA_SCLK,DA_IN:OUT STD_LOGIC。 SIGNAL TMP : STD_LOGIC_VECTOR(11 DOWNTO 0)。CNT=0。 ELSE ST=S4。 WHEN S4=CT=39。 DA_CS=CT。139。 END。 ELSE IF(SCLK39。END IF。CNT=CNT+1。039。SCLK=39。 SIGNAL CNT:INTEGER:=0。 USE 。D。 5．幅值調(diào)節(jié)單元程序 . LIBRARY IEEE。 I1,I2,I3:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 21 SJOUT=C。ELSE C=C+33。 END。 end process。 when 59=dd4=257。 when 51=dd4=22。 when 43=dd4=60。 when 35=dd4=363。 20 when 27=dd4=753。 when 19=dd4=1001。 when 11=dd4=963。 when 03=dd4=660。 begin outp=conv_std_logic_vector(dd4,10)。 use 。 END IF。 ENTITY FB IS PORT (CLK:IN STD_LOGIC。 END IF。 ARCHITECTURE FP OF FENPIN IS SIGNAL A:INTEGER:=0。 從接觸到這個(gè)設(shè)計(jì)課題到設(shè)計(jì)成功，途中遇到了 住多么 困難，通過(guò)組員之間的相互討論及指導(dǎo)老師的指點(diǎn)，最終得以解決，在此對(duì)那些給過(guò)幫助的老師及同學(xué)表示感謝。 圖 a 圖 b 圖 c 圖 17 總結(jié) 本次設(shè)計(jì)五人一組，為時(shí)兩個(gè)星期。 圖 a 圖 b 圖 c 圖 圖 a 圖 b 圖 c 圖 16 當(dāng)圖 的原理圖中的 Aamp。D 的值可以該變輸出波形的幅值。 在Quartus II 軟件編寫 VHDL 程序 ，經(jīng)過(guò)編譯和時(shí)序仿真，可得到如下 （圖 ）的仿真波形 及元件模塊圖（圖 ） 。 注意：此圖為非級(jí)聯(lián)方式下 DA 轉(zhuǎn)換時(shí)序，可將芯片的第四腳懸空不做處理。 Sw4 的值 “ 01” 時(shí)輸出 D_OUT 等于輸入 D_IN/2； 當(dāng) Camp。 Sw4 為 “ 01”時(shí)幅值為 ；當(dāng) Sw3amp。B 為 “ 10” 時(shí)，選擇 I2 為輸出波形；當(dāng) Aamp。 在 Quartus II 軟件編寫 VHDL 代碼，通過(guò)編譯和時(shí)序仿真，可得到如下 圖（圖 ）所示 的 元件模塊圖和時(shí)序 仿真波形。 正弦波的 發(fā)生模塊 5 對(duì)于正弦波（如圖 ）， 由于 是周期信號(hào) ， 可以通過(guò)對(duì) 一個(gè)完整周期內(nèi)以一定點(diǎn)數(shù)的采樣來(lái)離散化。 （ 3） 幅度控制模塊。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。輸出頻率不做要求。 在本設(shè)計(jì)中它能夠產(chǎn)生多種波形，如正弦波 ,三角波和方波等， 并能實(shí)現(xiàn)對(duì)各種波形幅度的改變。它可以產(chǎn)生多種波形信號(hào) ,如正弦波 ,三角波和方波等 ,因而廣泛用于通信、雷達(dá)、導(dǎo)航、宇航等領(lǐng)域。 幅度控制由撥碼 開關(guān)實(shí)現(xiàn)。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。該模塊用于選擇當(dāng)前輸出的為何種波形。
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