課程設(shè)計--可調(diào)幅度簡易波形刺激發(fā)生器設(shè)計-免費閱讀
【正文】 END IF。139。039。039。 WHEN S2 =CT=39。139。 END。 END PROCESS。 END。 B。 USE 。ST=S1。EVENT AND CLK=39。 use 。 when others=null。 when 56=dd4=149。 when 48=dd4=0。 when 40=dd4=149。 when 32=dd4=511。 when 24=dd4=874。 when 16=dd4=1023。 when 08=dd4=874。 case q is when 00=dd4=512。 end。 END PROCESS。EVENT AND CLK=39。 2 方波發(fā)生模塊程序 LIBRARY IEEE。) THEN A=A + 1。 ENTITY FENPIN IS PORT(CLK :IN STD_LOGIC。鍵盤在 7段數(shù)碼管顯示時，由于按下鍵一短時間后應(yīng)放開按鍵，這樣勢必會對輸出顯示造成成影響，所以程序邏輯上應(yīng)該有鎖存功能。當(dāng)選擇撥碼開關(guān) SW SW2的不同組合時，波形輸出發(fā)生變化；當(dāng)選擇撥碼開關(guān) SW SW4 的不同組合時，實現(xiàn)了波形幅度的調(diào)節(jié)。B 輸入“ 10”時得到的是方波波形，如圖 所示。具體的硬件仿真波形如下： 在 clk 端輸入 50MHz 的時鐘信號，當(dāng)圖 的原理圖中的 Aamp。 另外，送數(shù)與更新數(shù)據(jù)的處理： 判斷 CS，若為高，則更新數(shù)據(jù)，即往移位寄存器中裝載需要轉(zhuǎn)換成模擬信號的數(shù)字信號數(shù)據(jù)；若 CS 為低，則通過移位，把數(shù)據(jù)串行送給 TLC5615 芯片的輸入端（每個 SCLK 上升沿移一位送出數(shù)據(jù)）。只需要通過３根串行總線就可以完成１Ｏ位數(shù)據(jù)的串行輸入，易于和工業(yè)標(biāo)準(zhǔn)的微處理器或微控制器（單片機）接口，適用 于電池供電的測試儀表、移動電話，也適用于數(shù)字失 調(diào)與增益調(diào)整以及工業(yè)控制場合。D 即 Sw3amp。 本設(shè)計采用 撥碼開關(guān) Sw3 和 Sw4來對幅度 進行選擇的。下圖 （圖 ） 為生成模塊圖： 圖 其 時序 仿真波形 圖如 圖 ： 8 圖 由圖可知，用 A、 B兩個撥碼開關(guān)進行選擇。接著，利用抽樣點來產(chǎn)生正弦波 ，外部接線每產(chǎn)生一個上升沿，記一次數(shù)，同時根據(jù)計數(shù)值選擇要輸出的正弦采樣點數(shù)值 。用實驗室提供的示波器觀察檢測生成的波形。主要用來產(chǎn)生三 種 波形（正弦波、三角波、方波）。用戶 可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存貯單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的連接方式，并最終決定了 FPGA 所能實現(xiàn)的功能FPGA 允許無限次的編程。且對各種波形的要求如下： （ 1）設(shè)計一個簡易多功能信號發(fā)生器，產(chǎn)生穩(wěn)定的波形： 正弦波，三角波，方波； （ 2）信號發(fā)生器波形信號的選擇由撥碼開關(guān)控制選擇。在研制、生產(chǎn)、測試和維修各種電子元件、部件以及整機設(shè)備時，都需要有信號源，由它產(chǎn)生不同幅度不同波形的電壓、電流信號并加到被測器件或設(shè)備上，用其他儀器觀察、測量被測儀器的輸出響應(yīng)，以分析確定它們的性能參數(shù)。可以基于 FPGA 、 VHDL、單片機、 DOS 技能、數(shù)字電路等多種方法實現(xiàn)。 2 FPGA 原理 及特點 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 （ 4） DA轉(zhuǎn)換。如果僅以原始波形為基礎(chǔ)進行采樣，必然會出現(xiàn)小數(shù)和負(fù)數(shù)，這將使得二進制的轉(zhuǎn)化和編程變的很困難。本設(shè)計狀態(tài)機有兩個狀態(tài) ： ① 狀 態(tài) S0： 主要用于三角波前半部分（ 上升部分） 的 幅值輸出及判斷，幅值采用累加輸出，判斷幅值是否達(dá)到峰值，是則跳轉(zhuǎn)狀態(tài)二，否則仍處于本狀態(tài)。B 為其他組合時，輸出為高阻抗 ZZZZZZZZZZ。 該功能的實現(xiàn)主要是通過if 語句來判斷撥碼開關(guān) Sw3 和 Sw4 的狀態(tài)，并根據(jù)判斷結(jié)果做出相應(yīng)的操作。 Sw4 的值 “ 00” 時輸出 D_OUT 等于輸入 D_IN/4，跟我們的設(shè)計目的相符。 11 10 DATA BITS X X 本設(shè)計中需要的操作主要是 編程 產(chǎn)生 TLC5615 的控制信號（ SCLK 時 鐘和 CS信號）及串行輸送 TLC5615 所需的轉(zhuǎn)換數(shù)據(jù)，設(shè)計時采用狀態(tài)機 。 13 原理圖 設(shè)計及仿真分析 將各個模塊用線連接起來，得到頂層文件電路圖 ，如圖 所示 ： 圖 14 硬件實驗結(jié)果及時序分析結(jié)果 本課程設(shè) 計是幅值可調(diào)的波形發(fā)生器， 根據(jù)引腳所鎖定圖將系統(tǒng)中的各個輸入輸出端口鎖定到合適的引腳上。D 為 “ 01” 時幅值為 ；當(dāng) Camp。同理，改變 Camp。 對于 EDA 的編程，其編程語言本身不會很難，關(guān)鍵在于編程的內(nèi)在邏輯。
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