【正文】 0 1 1 0 1 0 1 1 1 1 1 JK≥1amp。在狀態(tài)轉(zhuǎn)換表中，現(xiàn)態(tài)也和輸入信號列在一起，作為確定輸出與次態(tài)的條件。 60 00 0111 10Q 1 Q 0X/ Z0/ 01/ 00/ 00/ 01/ 01/ 00/ 11/ 1圖 1120 狀態(tài)轉(zhuǎn)換圖 61 同步時序電路分析的步驟 ? 時序邏輯電路分析，就是找出給定的時序邏輯電路的邏輯功能。寫出電路的輸出表達式。 根據(jù)狀態(tài)轉(zhuǎn)換表又可以畫出電路的狀態(tài)轉(zhuǎn)換圖。 ? 所以，在分析異步時序邏輯電路時，應(yīng)考慮每一個觸發(fā)器的時鐘條件，寫出每一個觸發(fā)器的時鐘方程。再根據(jù)表中 Q2的狀態(tài)變化情況填寫 CP3，然后根據(jù)狀態(tài)方程計算 Q3n+1。按計數(shù)器的計數(shù)進制，有十進制、十六進制、 N進制計數(shù)器。 C為進位信號輸出端，僅當(dāng)計數(shù)器狀態(tài)為 1111時才會輸出高電平進位信號。 ? 74LS161在正常情況下，輸出狀態(tài)按 4位二進制數(shù)遞增。 ? （ 3）畫出電路圖。這樣當(dāng) SM狀態(tài)產(chǎn)生置數(shù)信號時，在 CP脈沖的作用下，電路的次態(tài)為Sn，而不是 SM+1。 ? 當(dāng)計數(shù)器容量不夠時，可以通過擴展來擴充計數(shù)器容量。 86 ? 圖 1131為 MCS51系列 MCU的定時 /計數(shù)器。 TFx為定時 /計數(shù)器的溢出標(biāo)志位（可以看成計數(shù)器的進位）， THx、 TLx發(fā)生溢出時， TFx被置位。當(dāng)時鐘脈沖到來時，數(shù)據(jù)輸入端的信號狀態(tài)被寄存器保存起來。 ? 74LS175是由維持阻塞觸發(fā)器組成的 4位寄存器，根據(jù) CP信號上升沿時刻的輸入信號確定寄存器的狀態(tài)。 ? CP為時鐘信號輸入端，上升沿有效。 97 ? 圖中， =“1”， S1S0=“01”，移位寄存器作右移操作，串行數(shù)據(jù)由 DIR端輸入。電路一旦 進入無效循環(huán)，無法自動回到有效循環(huán)，該電路不能實 現(xiàn)自啟動。 ? [例 1114] 4位雙向移位寄存器可以擴展，兩片 74LS194方便地構(gòu)成 8位雙向移位寄存器。 104 ? 同步時序邏輯電路的設(shè)計方法 ? 同步時序電路的設(shè)計步驟。用電路實現(xiàn)時必須用二進制數(shù)字來表示這些狀態(tài)，這個過程叫狀態(tài)賦值或狀態(tài)編碼。 ? 先畫出設(shè)計中使用的觸發(fā)器，按驅(qū)動方程可以得到觸發(fā)器的每個輸入信號的連接方式，根據(jù)輸出方程可以得到整個電路的輸出信號。 107 以上設(shè)計步驟可以用圖 1140的流程圖概括。 ? 驅(qū)動表描述了觸發(fā)器從已知現(xiàn)態(tài)轉(zhuǎn)換到某個次態(tài)時，對輸入信號的要求。 ? 電路需要 7個狀態(tài)，可以用三位二進制數(shù)表示。得到表 1119。設(shè)計結(jié)果電路可以自啟動。 ? （ 3）狀態(tài)賦值。F 1Damp。將設(shè)計所使用的邏輯單元電路按邏輯電路圖連接，若檢查元器件、連接、調(diào)試均無問題，上電后電路即可正常工作。輸入的被測信號必須是單脈沖，否則顯示的是多個脈沖的高電平累計時間。 ? 在圖 1146中，兩個 74LS160組成兩位十進制計數(shù)器，輸入的時鐘信號為 10Hz的時間標(biāo)準(zhǔn)信號。設(shè)計結(jié)果電路可以自啟動。 ? 根據(jù)狀態(tài)轉(zhuǎn)換表，可以寫出輸出方程、狀態(tài)方程： 2QZ ?021n001011n1011n2Q???????對照 D觸發(fā)器的狀態(tài)方程，可以寫出電路的驅(qū)動方程： 0200101011012DDD??????123 （ 5）畫邏輯圖。 S 0 S 1 S 2S 3S 4/0 /0/0/1/0圖 1143 例 1116的原始狀態(tài)圖 120 ? （ 2）狀態(tài)化簡。 ? 電路存在一個無效狀態(tài)，根據(jù)設(shè)計結(jié)果的驅(qū)動方程和JK觸發(fā)器的特性方程，計算出無效狀態(tài) “ 111”的次態(tài)為有效狀態(tài) “ 000”。 ? 根據(jù)狀態(tài)轉(zhuǎn)換表，可以寫出輸出方程： ? 在狀態(tài)轉(zhuǎn)換表中添上觸發(fā)器的驅(qū)動信號，得到驅(qū)動信號的真值表。 ? 圖 1141中沒有多余的狀態(tài)，無須化簡，已經(jīng)是最小狀態(tài)圖。 109 表 1114 RS觸發(fā)器的驅(qū)動表 Q?Q n+1 R S 0 0 X 0 0 1 0 1 1 0 1 0 1 1 0 X 表 1115 D觸發(fā)器的驅(qū)動表 Q?Q n+1 D 0 0 0 0 1 1 1 0 0 1 1 1 110 表 1116 JK觸發(fā)器的驅(qū)動表 Q?Q n+1 J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 表 1117 T觸發(fā)器的驅(qū)動表 Q?Q n+1 T 0 0 0 0 1 1 1 0 1 1 1 0 111 ? 若要 JK觸發(fā)器由 “ 0”狀態(tài)變成 “ 1”狀態(tài)，表 1116JK觸發(fā)器的驅(qū)動表的第三行表明，令 JK=1X即可。此時必須修改設(shè)計，直到消除所有的無效循環(huán)，可以自啟動。由此可以求出電路的驅(qū)動方程、輸出方程。 ? （ 3）狀態(tài)賦值，得到二進制狀態(tài)表。使用 MSI、 LSI（中、大規(guī)模集成電路）進行設(shè)計，使用的基本單元是可以完成特定功能的通用功能模塊。環(huán)形計數(shù)器電路結(jié)構(gòu)簡單，若有效狀態(tài)僅包 含一個 “ 1”（或 “ 0”），可以直接用觸發(fā)器輸出的 1狀態(tài)（或 “ 0”）表示計數(shù)器的狀態(tài)， 102 ? 用于循序控制時，不需要譯碼電路。 ? 根據(jù)移位寄存器的功能特點，設(shè)定初態(tài)即可寫出次態(tài)，因而可以直接寫出電路的狀態(tài)轉(zhuǎn)換圖。 ? [例 1112] 數(shù)字系統(tǒng)中的串行接口中，輸入時要求將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，輸出時要求將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。 D IR D 0 D 1 D 2 D 3 D ILS 0Q 0 Q 1 Q 2 Q 3S 1 CPR d74L S19 4圖 1134 74LS194的邏輯符號 95 表 1113 74LS194的功能表 DR3210 3210 210 QD IRILDQ 3213210 DDDDS1S0 CP 功能 0 XX X 0 0 0 0 清 0 1 0 0 ↑ 保持 1 0 1 ↑ 右移 1 1 0 ↑ 左移 1 1 1 ↑ 并入 96 ? 圖中， DIL為左移串行數(shù)據(jù)輸入端，D0D1D2D3為并行數(shù)據(jù)輸入端， DIR為右移串行數(shù)據(jù)輸入端。 74LS75中的 4個 D觸發(fā)器分為兩組，分別使用兩個時鐘信號。 89 ? 2. 寄存器及其應(yīng)用 ? 寄存器是數(shù)字系統(tǒng)中用得很多的一種功能部件，用于存放多位二進制數(shù)。 87 1/1 2THx(8bi t)TLx(8bi t)TFxXTA L1TxTRxGAT ExINT xC/T x01溢出中斷請求模式0 ：1 3 位定時/ 計數(shù)器模式1 ：1 6 位定時/ 計數(shù)器x = 0 或1圖 1131 MCS51 定時計數(shù)器 Timer 0/1 的模式 0和模式 1 88 ? 圖中，寄存器 THx、 TLx均為 8位寄存器，可讀寫，THx、 TLx拼成一個 16位寄存器，用于存放計數(shù)器的計數(shù)值?，F(xiàn)在較少使用單獨的 CTC芯片，定時 /計數(shù)器被集成到CPU或?qū)ｉT的接口芯片中。 ? 74LS160的邏輯符號和功能表與 74LS161相同，功能和使用方法類似。圖 1128中，計時器的狀態(tài)數(shù)為 M+1n。 78 S 0 S 1 S 2 S 3S M 2S M 1S MS N 1S N 2圖 1127 反饋歸零法 79 ? 反饋歸零法實現(xiàn)方法： ? （ 1）寫出 M的狀態(tài)編碼 SM： ? M=12， SM =1100 ? （ 2）求出歸零邏輯。 ? 表 1111為 74LS161的功能表。11計數(shù)輸入圖 1126 反饋歸零法構(gòu)成 12進制計數(shù)器 75 ? 圖中， D3D2D1D0為置數(shù)輸入端，待輸入的計數(shù)器初始值由此輸入。按計數(shù)器輸出狀態(tài)的編碼方式，有二進制計數(shù)器、二－十進制計數(shù)器、循環(huán)碼計數(shù)器等。僅當(dāng)時鐘條件滿足時才需要按狀態(tài)方程計算次態(tài)，時鐘條件不滿足時觸發(fā)器保持原來的狀態(tài)。 66 表 119 例 116的狀態(tài)轉(zhuǎn)換表 Q2 Q1 Q 2n+1 Q1n+1 Y 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 0 0 1 00 0111 10Q 2 Q 1/ Y/0/1/0/1圖 1123 例 116的狀態(tài)轉(zhuǎn)換圖 67 異步時序電路分析 ? 異步時序邏輯電路的分析方法與同步時序邏輯電路的分析方法基本相同，但是異步時序邏輯電路中的觸發(fā)器沒有公共的時鐘信號。 63 邏輯電路圖驅(qū)動方程狀態(tài)方程 輸出方程狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換圖1234圖 1121 時 序 邏 輯 電 路 分 析 流 程 [例 116] 分析圖 1122時序邏輯電路的邏輯功能。同步時序邏輯電路的分析方法比異步時序電路簡單。 ? 根據(jù)時序邏輯電路的狀態(tài)轉(zhuǎn)換表可以畫出對應(yīng)的狀態(tài)轉(zhuǎn)換圖。常常使用狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖。根據(jù)表（ 117）中輸入信號與觸發(fā)器次態(tài)的關(guān)系，很容易畫出電路的輸出波形。 ? T39。這樣就構(gòu)成 T觸發(fā)器。 ( b )( a )G1G211amp。如圖 1113所示。 ? 應(yīng)該指出，不同的電路結(jié)構(gòu)會導(dǎo)致觸發(fā)器不同的動作特點，但對電路的邏輯功能沒有影響。在 CP的上升沿到來時，觸發(fā)器按這一時刻的輸入信號確定次態(tài)。 37 ? 在 CP=1期間，可能會先后出現(xiàn)低電平，使得S’、 R’先后被置成 1。 amp。如果使得 CP由低電平跳變到高電平后輸入信號的變化不影響 S’、 R’，那么觸發(fā)器的次態(tài)就僅僅由 CP上升沿時刻的輸入信號確定。否則，按照 CP下降沿輸入信號確定的觸發(fā)器次態(tài)可能與實際不同。因而在整個 CP=1期間，主從觸發(fā)器的狀態(tài)保持不變。SRCP( a ) ( b )主觸發(fā)器 從觸發(fā)器CP1RC11S1RC11SSR SR1S1RC1( c )圖 119 主從觸發(fā)器 （ a）原理圖；（ b）邏輯符號；（ c）國際符號 （ a） （ b） （ c） 31 ? 圖 119中，當(dāng) CP=1時，從觸發(fā)器被封鎖，保持原狀態(tài)不變。 29 主從觸發(fā)器 ? 為了提高觸發(fā)器的工作可靠性，要求在 CP的每個周期內(nèi)，觸發(fā)器的狀態(tài)是穩(wěn)定的。由于脈沖觸發(fā)器存在 “ 空翻 ” ，多用于數(shù)據(jù)鎖存，而不能用于計數(shù)器、移位寄存器、存儲器等。 ? （ 2）當(dāng) CP = 1時，時鐘脈沖加到控制門G G4的輸入端， R、 S信號經(jīng)過 GG4到達基本 RS觸發(fā)器，輸入信號對電路的控制作用同基本 RS觸發(fā)器。 23 ? 1. 脈沖觸發(fā)器工作原理 ? 在基本 RS觸發(fā)器的基礎(chǔ)上，加入控制門即可構(gòu)成時鐘脈沖觸發(fā)器。其邏輯功能表見表 113。 ? [解 ] 本例由已知的輸入信號確定觸發(fā)器的輸出信號。同時，在箭頭旁邊標(biāo)明導(dǎo)致轉(zhuǎn)換的輸入信號。記 Q n或 Q為原態(tài)， Q n+1為次態(tài)，這樣得到的真值表又叫特性表。稱為 “ 保持 ”操作。Rd稱為復(fù)位端或清 0端， Sd稱為置位端或置 1端。 ? 對于單獨一個或非門 G1，如果一個輸入端狀態(tài)已定，比如接 “ 0”，其輸出端 Q的的狀態(tài)將隨另一個輸入端Rd而改變。 ? （ 2）可以根據(jù)不同的輸入信號將狀態(tài)設(shè)置成 “ 0”或“ 1”。時序邏輯電路中的組合電路可以非常簡單，甚至不存在，但是必須有存儲電路。 ? 時序邏輯電路按照其工作方式的不同，又分為同步時序邏輯電路和異步時序邏輯電路。 ? 可以看出，只有輸入信號 X由外電路提供，這四組變量之間的邏輯關(guān)系可以用三組方程來描述： ? Z=F(X,Y) （輸出方程） ? W=H(X,Y) （驅(qū)動方程） ? ? （狀態(tài)方程） ),( YXFZ?),(),(39。 ? 按電路結(jié)構(gòu)不同觸發(fā)器可分為：基本 RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、維持阻塞觸發(fā)器、邊沿觸發(fā)器。 ? 若用另一個或非門 G2將 G1的輸出 Q反相，則 G2的輸出與 G1的輸入信號 Rd同相。 ? 由或非門組成的基本 RS觸發(fā)器，其輸入信號端 Rd、 S