【正文】 Adapter_out_bus[159:128] storeaddress = Adapter_out_bus[191:160] valid = Adapter_out_bus[192] ada_loadorstore = Adapter_out_bus[193] ada_out_ready = Adapter_out_bus[194] storeonly = Adapter_out_bus[195] valid 表示訪存對(duì)內(nèi)存有請(qǐng)求，本次設(shè)計(jì)采用的是馮諾依曼結(jié)構(gòu)：指令和數(shù)據(jù)通過(guò)同樣的數(shù)據(jù)通路從內(nèi)存中取出來(lái)。 指令發(fā)射模塊 issue 主要包括 3個(gè)模塊，分別是 ACP模塊、 ISSUE 模塊及 WB模塊。 WAR：不會(huì)發(fā)生，指令操作隊(duì)列中的指令是順序發(fā)射，前一條指令在沒(méi)有讀寄存器時(shí)，后一條指令是不會(huì)寫回的。共有 3 種情況 :tailend 時(shí)；tailend 時(shí)； ==tailend 時(shí)；以圖例來(lái)說(shuō)明該信號(hào)的產(chǎn)生過(guò)程 : 圖 HEADTOP和 TAILEND幾種位子關(guān)系 Fig The position about the HEADTOP and TAILEND headtop 表示指向的當(dāng)前待發(fā)射的第一條指令， tailend 表示指向 IQ 隊(duì)列中的最后一西安理工大學(xué)碩士學(xué)位論文 22 資源相關(guān)判斷 數(shù)據(jù)相關(guān)判斷12341 2 3 41 2 3 412341 2 3 41234FU 判斷綜合判斷最終結(jié)果條有效指令。判斷邏輯如下圖所示 圖 發(fā)射判斷過(guò)程示意 Fig issue judge process 由圖 所示，把 HEADTOP 指向的前 4 條指令進(jìn)行資源相關(guān)，數(shù)據(jù)相關(guān)判斷，判斷的結(jié)果構(gòu)成一個(gè) 4 項(xiàng)的矩陣，然后兩個(gè)矩陣中的每一橫行分別相或，得出的結(jié)果相與和 FU 空滿判斷進(jìn)行綜合判斷，判斷過(guò)程是一個(gè)梯形第一條指令最先判斷完 成，后面依次類推得出inv_ins0,inv_ins1,inv_in。 acp_ins_en_wire 為 1 時(shí)表示 IQ 非滿，為 0時(shí)表示已滿。 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 21 A B C.....IQ IQ IQ.........HEADTOPTAILENDTAILENDHEADTOPHEADTOP = TAILEND(1)相關(guān)性判斷策略 : 相關(guān)分為 3 種形式，分別為 WAW(同時(shí)對(duì)同一空間寫 )、 RAW(對(duì)一存儲(chǔ)空間先寫再讀 )、WAR（ IQ中不存在，從上往下，且都是先讀后寫） 解決： WAW：在寫回邏輯里判斷，當(dāng)一拍中有兩條相同 dest 的指令要寫回，只寫回 id在前的。當(dāng) storeonly 出現(xiàn)為 1的時(shí)候 loadorstore 這個(gè)信號(hào)被屏蔽。 3） 在四路數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)行 dirty 都為 1，又 miss 的情況下，先把“ dirty”的數(shù)據(jù)存入相應(yīng)內(nèi)存地址中然后取出“ miss”所對(duì)應(yīng)的內(nèi)存地址中的數(shù)據(jù)。 當(dāng)四組 valid都為 1但是 dirty位不全為 1時(shí)從內(nèi)存中取出來(lái)的數(shù)據(jù)后根據(jù) 4組 dcache優(yōu)先級(jí) 1,2,3,4 的先后順序放入。當(dāng)進(jìn)行 STORE 類指令操作后在寫入數(shù)據(jù)的同時(shí)對(duì)對(duì)應(yīng)行的 dirty 位置 1，表明該行的數(shù)據(jù)需要寫回的內(nèi)存中。 Q 端口是輸出端口。當(dāng) Head00發(fā)出一條指令到 dcache查找數(shù)據(jù)后，Head00在下一個(gè)時(shí)鐘上升沿加 1。這時(shí)把在 LSQ 中排隊(duì)的中后面的指令給 dcache 請(qǐng)求，先行判斷。 所有進(jìn)入訪存模塊的指令（指令 valid 為 1）通過(guò)發(fā)射模塊傳到了 Maddr 模塊后，進(jìn)行基地址加偏移量的加法操作，然后放入第二級(jí)流水線（ LSQ）排隊(duì)等待， LSQ 是訪存類指令的四項(xiàng)隊(duì)列。1 行2 行3 行2 5 6 行1 塊2 塊1 行1 行C a c h e內(nèi) 存 圖 cache 和內(nèi)存的對(duì)應(yīng)關(guān)系 Fig The mapping to the cacheand the EMS memory 本文中的設(shè)計(jì)采用 smic 工藝庫(kù)的 SRAM IP 如圖 SRAM 搭建的 128bit 的數(shù)據(jù)位， 20 位的 tag 位和用 reg 搭建的 1bit valid 位。 不管是 LOAD 類指令還是 STORE 類指令都是通過(guò) SRAM 存取數(shù)據(jù)的，所以所有的指令都是復(fù)用同一套電路。使得存儲(chǔ)層次對(duì)計(jì)算機(jī)的性能起著至關(guān)重要的影響。并且還要判斷各條指令所對(duì)應(yīng) 的 FU 單元中的流水線是否能接受新的指令。包括指令數(shù)據(jù)段（每行 128bit）和 tag 段（每行 20bit）， valid 位（ 1bit）。 西安理工大學(xué)碩士學(xué)位論文 8 64bit MIPS 架構(gòu)處理器模塊設(shè)計(jì) 處理器的結(jié)構(gòu)是影響整個(gè)處理器的工作效率的關(guān)鍵部分，只有合理的結(jié)構(gòu)才能使處理器的效率達(dá)到最高。因此在微處理器設(shè)計(jì)中，處理資源沖突的電路策略在前端設(shè)計(jì)中肯定得預(yù)先考慮。因此采用流水級(jí)的設(shè)計(jì)大大增加了微處理器設(shè)計(jì)大大增加了微處理器的運(yùn)算效率。這樣，從一個(gè)數(shù)據(jù)輸入到結(jié)果輸出需要多個(gè)時(shí)鐘周期，但僅從輸出結(jié)果來(lái)看，每個(gè)時(shí)鐘周期均可以得到一個(gè)結(jié)果。如果是三操作數(shù)指令，則 rd， rt， rs是原操作數(shù)寄存器， sa 是目的寄存器。其指令格式入圖 所示。 RSIC 指令集包含了簡(jiǎn)單基本的指令集，通過(guò)這些指令，就可以組成復(fù)雜的指令。并且詳細(xì)描述發(fā)射模塊的結(jié)構(gòu)體系設(shè)計(jì)，包括 IQ 準(zhǔn)備和維護(hù)、指令發(fā)射和數(shù)據(jù)寫回。因此加速驗(yàn)證的過(guò)程變得十分必要，而通過(guò)不斷的測(cè)試，修改原處理器設(shè)計(jì)中不合理的地方。為了實(shí)現(xiàn)這樣的設(shè)計(jì)擁有自主知識(shí)產(chǎn)權(quán)的微處理器就十分必要。分離一級(jí) icache，指令 32KB+數(shù)據(jù) 32KB，無(wú) 2 級(jí) cache【 20】【 21】 。美國(guó)加州大學(xué)伯克利分校開(kāi)發(fā)的 VIRAM 芯片就是 PIM 技術(shù)的原型芯片。 MIPS CPU 是一種RISC 體系結(jié)構(gòu)的 CPU，并且 MIPS 體系結(jié)構(gòu)設(shè)計(jì)時(shí)采用了獨(dú)立的指令緩存和數(shù)據(jù)緩存，這樣，CPU 便可以同時(shí)獲取指令和讀寫內(nèi)存變量。因 此，高性能的微處理器的研究有著重大的社會(huì)意義 【 1】 。 3） 基于 VMM 驗(yàn)證方法學(xué)的對(duì)微處理器的驗(yàn)證 本文通過(guò)基于 system verilog 自動(dòng)對(duì)比平臺(tái)的搭建，基于 c語(yǔ)言的對(duì)比模型，完成自動(dòng)對(duì)比，加速驗(yàn)證的速度。摘要 I 分類號(hào) UDC 密 級(jí) 學(xué) 號(hào) 0809090560 碩士學(xué)位論文 微處理器訪存部件設(shè)計(jì)及結(jié)構(gòu)功能驗(yàn)證 學(xué) 科 名 稱： 微電子學(xué)與固體電子學(xué) 微處理器訪存部件設(shè)計(jì)及結(jié)構(gòu)功能驗(yàn)證 陳俊瑩 西安理工大學(xué) 西安理工大學(xué)碩士學(xué)位論文 II 論文題目： 微處理器訪存部件設(shè)計(jì)及結(jié)構(gòu)功能驗(yàn)證 學(xué)科 名稱 ：微電子學(xué)與固體電子學(xué) 摘 要 高性能的微處理器設(shè)計(jì)是整個(gè)信息技術(shù)和計(jì)算機(jī)應(yīng)用市場(chǎng)競(jìng)爭(zhēng)的重要焦點(diǎn)和關(guān)鍵內(nèi)容，因此設(shè)計(jì)高效的微處理器結(jié)構(gòu)具有重大的意義。本文介紹了通用的幾種 ASIC 延遲調(diào)試方法，具體介紹了在工作中出現(xiàn)的發(fā)射模塊延遲的調(diào)試過(guò)程。尤其深刻地影響著武器裝備、航空、航天、航海等國(guó)防領(lǐng)域。高效的流水線還依賴于內(nèi)存訪問(wèn)速度， 即緩存技術(shù)。 PIM(Processor In 西安理工大學(xué)碩士學(xué)位論文 2 Memory)技術(shù)就是將一個(gè)或多個(gè)處理器和 DRAM 集成在同一個(gè)芯片上，使在處理器和存儲(chǔ) 器之間獲得極高的帶寬，從而有效地降低系統(tǒng)功耗、成本、面積以及存儲(chǔ)器延遲，這是一種面向數(shù)據(jù)密集型應(yīng)用，可以有效減小存儲(chǔ)器和處理器速度差距的新方法。采用 工藝實(shí)現(xiàn)，其時(shí)鐘頻率達(dá) 500MHZ， 7~10 級(jí)動(dòng)態(tài)流水線設(shè)計(jì)。而這樣的設(shè)計(jì)在國(guó)內(nèi)還沒(méi)有人提出。 3） . 基于 VMM驗(yàn)證方法學(xué)的對(duì)微處理器的驗(yàn)證 現(xiàn)在隨著集成電路設(shè)計(jì)越來(lái)越復(fù)雜，微處理器的驗(yàn)證成為整個(gè)處理器的開(kāi)發(fā)過(guò)程中最重要的過(guò)程，往往驗(yàn)證過(guò)程占整個(gè)開(kāi)發(fā)設(shè)計(jì)的 70%80%。 第三章詳細(xì)描述微處理器中的訪存部件模塊設(shè)計(jì)，包括 SRAM 的時(shí)序要求 以及應(yīng)用， LSQ隊(duì)列以及訪存和內(nèi)存的交互。相對(duì)于復(fù)雜指令集來(lái)說(shuō)精簡(jiǎn)的指令集指令數(shù)少 【 24】 。不同種類的指令格式有所不同按照類型分為三種： I 類型（立即數(shù)型）、 J類型（跳轉(zhuǎn)類型）和 R 類型（寄存器型）。如果是兩操作數(shù)指令，則 sa 沒(méi)用， rd 是目標(biāo)寄存器， rt， rs是原操作數(shù)寄存器。每個(gè)階段都利用上一個(gè)階段產(chǎn)生的中間結(jié)果，直到得到最終結(jié)果。而不采用流水級(jí)的設(shè)計(jì)只能每 出 一個(gè)數(shù)據(jù)。這種因素在流水線中是不不可避免的，雖然編譯器在對(duì)指令進(jìn)行編譯時(shí)，會(huì)采取相應(yīng)算法來(lái)盡量減少此類沖突，但實(shí)際在 CPU 上跑一段應(yīng)用程序時(shí)，這種資源沖突的情況是普遍存在的。編譯器對(duì)指令編譯時(shí)，算法會(huì)確保減少數(shù)據(jù)相關(guān)的發(fā)生。 2） .ICAHCE（指令高速緩存），是在內(nèi)存和 CPU 之間的速度快存儲(chǔ)量小的數(shù)據(jù)緩存，由SRAM 組成，寬度 128，深度 256，采用兩組組相連直接映射。 6） .發(fā)射模塊中 32 個(gè)浮點(diǎn)通用寄存器和 32 個(gè)定點(diǎn)寄存器，每個(gè)通用寄存器的位數(shù)都是 64bit，這里判斷指令所需要的數(shù)據(jù)相關(guān)如： addiu sp,sp,24 move s8,sp 當(dāng) addiu 這條指令沒(méi)有執(zhí)行完成， move 這條指令肯定是不能發(fā)射到運(yùn)算功能模塊中的。 訪存部件在處理器中的作用 微處理器的速度和內(nèi)存速度之間的差距逐漸增大，處理器對(duì)內(nèi)存的存儲(chǔ)訪問(wèn)成為了系統(tǒng)性能新的瓶頸。 圖 訪存類指令格式 Fig MEM instruction style 如圖 ， base（基地址 2）所對(duì)應(yīng)的寄存器的數(shù)據(jù)加上 offset（偏移量）作為內(nèi)存尋址的地址， rt 作為目標(biāo)寄存器， STORE 類指令就是把 rt 寄存器中的數(shù)據(jù)寫到內(nèi)存中， LOAD 類指令把內(nèi)存的數(shù)據(jù)寫入到 rt 寄存器中。 。 STORE 類指令因?yàn)椴恍枰獙懟氐郊拇嫫髦兴?以 dest 是 0號(hào)寄存器）。如圖 所示： 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 15 n 路 D c a c h e 中 每 一 行 的 t a g 位 與訪 存 地 址 中 的 t a g 位 同 時(shí) 進(jìn) 行 比較 兩 者 的 t a g 位 是否 相 同v a l i d 位 是 否 有效等 待 v a l i d 有 效讀 出 此 行 c a c h e i n e中 的 數(shù) 據(jù)給 a d a p t e r 發(fā) 出m i s s 信 號(hào) ， 表 示 從內(nèi) 存 中 取 數(shù) 據(jù)R e f i l l D c a c h e 并取 出 數(shù) 據(jù)是否是否 圖 tag對(duì)比示意圖 Fig tag pare 緩存指令隊(duì)列維護(hù) LSQ（ LOAD/STORE QUEUE）是一個(gè)指令緩存區(qū)，當(dāng)指令遇見(jiàn) miss 的時(shí)候會(huì)從內(nèi)存中把數(shù)據(jù)取出來(lái)，這個(gè)時(shí)間相對(duì)于處理器的運(yùn)行速度來(lái)說(shuō)是很慢的。Head00指向的就是當(dāng)前發(fā)往 dcache的指令。 D 是輸入端，在寫模式下輸入 端口的數(shù)據(jù)會(huì)寫入 SRAM 中。 圖 實(shí)際仿真電路圖 Fig emluator circuit dcache 存取數(shù)據(jù)維護(hù) Dcache 每一行對(duì)應(yīng)一個(gè) dirty 位， 4 組 dcache 就有 4個(gè) 256bit 的寄存器組存放 dirty位。 如果 4組 dcache的地址對(duì)應(yīng)數(shù)據(jù)行 valid都為 1并且對(duì)應(yīng)行 dirty都為 1的情況下出現(xiàn)了 miss，優(yōu)先把第一組的數(shù)據(jù)寫入內(nèi)存。 2） 在 miss 的情況下把數(shù)據(jù)從內(nèi)存相應(yīng)地址中讀出來(lái)。 Adapter_out_bus[195]當(dāng)信號(hào)為 1的時(shí)候表示只把數(shù)據(jù)存入 Adapter_out_bus[191:160]地址所對(duì)應(yīng)的內(nèi)存中。指令存入 IQ 后判斷這 4條指令分別有幾個(gè)源操作數(shù)，以及每個(gè)操作數(shù)的數(shù)據(jù)相關(guān)性，并判斷出 FU 資源相關(guān)性，并將這些得到的數(shù)據(jù)信號(hào)進(jìn)行中間寄存。 acp_ins_en_wire 代表指令隊(duì)列 IQ 是否已滿的標(biāo)識(shí)信號(hào)，當(dāng) IQ 空間有效指令大于 12個(gè)