【正文】 置電路是正確連接的 。選擇菜單 “File”→ “Project”→ “Set Project to Current File”，當(dāng)前的工程，即被設(shè)為 GAME。 圖 10 編譯仿真成功 圖 18 (1)建立仿真波形文件：選擇菜單 “File”→ “New” 對(duì)話框中選擇“Waveform Editor file”， 按 “OK”后將出現(xiàn)波形編輯器子窗口。根據(jù)需要將各輸入信號(hào)進(jìn)行設(shè)置，并保存 。JTAG 方式 [12]。在實(shí)用系統(tǒng)中，多數(shù)情況下必須由 FPGA 主動(dòng)引導(dǎo)配置操作過(guò)程，這時(shí) FPGA 將主動(dòng)從外圍專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片中 FPGA 配置信息是用普通編程器將設(shè)計(jì)所得的 pof 格式的文件燒錄進(jìn)去。 22 參考文獻(xiàn) [1] 邊 計(jì)年 .用 VHDL 設(shè)計(jì)電子線路 [M].北京：清華出版社 ， 2021： 2. [2] 黃任 .VHDL 入門(mén)?解惑?經(jīng)典實(shí)例?經(jīng)驗(yàn)總結(jié) [M].北京：北京航天 大學(xué)出版社， 2021:35， 115. [3] 尹常永 .EDA 技術(shù) /電子設(shè)計(jì)實(shí)驗(yàn)講義 [M].西安：西安電子科技大學(xué)出版社， 2021： 3. [4] 楊剛 .現(xiàn)代電子技術(shù) — VHDL 與數(shù)字系統(tǒng)設(shè)計(jì) [M].北京：電子工業(yè)出版社， 2021： 6. [5] 甘歷 .VHDL 應(yīng)用與開(kāi)發(fā)實(shí)驗(yàn) [M].北京：科學(xué)出版社， 2021： 4. [6] 侯伯亨 .VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 1999： 27. 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[12] 朱正偉 .EDA 技術(shù)及應(yīng)用 [M].北京：清華大學(xué)出版社， 2021： 2125. 23 致謝 本次 設(shè)計(jì) 是在 指導(dǎo)老師 吳強(qiáng) 的指導(dǎo)下完成的。 use 。 擊球鍵 light: out std_logic_vector(0 to 6)。 代表 8 個(gè)二極管的發(fā)光狀態(tài) signal count1,count2:std_logic_vector(0 to 3):=0000。 end ponent qdd。 then count=count+1。 end Process。 else tmg=39。count1=0000。 elsif start=39。 若有 1 發(fā)球，則狀態(tài)變?yōu)?“l(fā)ight1on”狀態(tài) ,二極管第一個(gè)燈點(diǎn)亮 when 01 = i=7。 then i=0。 then i=0。 count2=count2+1。 then i=0。139。139。 end if。 28 end if。 end if。 end if。 when ballmoveto2 = 進(jìn)程處于球向 1 移動(dòng)狀態(tài) if hit2=39。139。 light7on 狀態(tài)下 進(jìn)程處于第八盞燈亮狀態(tài) if hit1=39。 light1on 狀態(tài)下 進(jìn)程處于第一盞燈亮狀態(tài) if hit2=39。 when 10 = i=1。count1=0000。139。139。 end if。event and clk=39。 din: in std_logic。 狀態(tài)機(jī)的七個(gè)狀態(tài) signal state:pingpong。 Start 控制游戲是否開(kāi)始 serve: in std_logic_vector(0 to 1)。還有，班上同學(xué)同樣給與我不少幫助，這里一并表示感謝。通過(guò)本設(shè)計(jì) 實(shí)驗(yàn) ，對(duì) EDA 技術(shù)有了更深入的認(rèn)識(shí)與了解。 FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)存儲(chǔ)在 SRAM 中，加電時(shí)須重新下載。在 Altera 的產(chǎn)品中，可以根據(jù) FPGA 在整個(gè)配置過(guò)程的角色，可以分為 3類： FPGA 主動(dòng)方式 （ AS） 。將時(shí)鐘信號(hào)選中 ， 按集成環(huán)境左邊上的時(shí)鐘按鈕，將出現(xiàn)時(shí)鐘信號(hào)設(shè)置對(duì)話框，設(shè)置 好 時(shí)鐘信號(hào) 。 如果是總線形式的引腳名，也應(yīng)分別寫(xiě)出總線中的每一個(gè)信號(hào)引腳設(shè)定，頂層文件引腳鎖定文件為 。 在按鍵與 FPGA 相連的引腳需要設(shè)置下拉電阻（ 300～ 1000Ω即可）以便在沒(méi)有按鍵按下時(shí)將輸入也穩(wěn)定在低電平，否則系統(tǒng)會(huì)不穩(wěn)定。 （ 3）以上步驟均通過(guò)后，將電路板上電運(yùn)行。 16 本章小結(jié) 本章 主要介紹 了基于 FPGA 的乒乓球游戲機(jī)設(shè)計(jì)的 模塊及實(shí)現(xiàn)功能， 其中包括 時(shí)鐘分頻設(shè)計(jì)、 狀態(tài)機(jī) /球臺(tái)控制器 、 記分牌 譯碼顯示器 、 按鍵去抖 和乒乓球路徑顯示電路 、 頂層實(shí)體描述的介紹。 擊球鍵 light: out std_logic_vector(0 to 6)。 end one。039。 when s2=dout=39。 end if。防抖電路有很多種，最簡(jiǎn)單、最容易理解的就是計(jì)數(shù)法。 譯碼顯示電路設(shè)計(jì) 數(shù)碼管的 動(dòng)態(tài)掃描 顯示 就是指我們采用分時(shí)的方法，輪流控制各個(gè)顯示器的公共端，使各個(gè)顯示器輪流點(diǎn)亮。i=0。i=0。 state=allow2hit。 else i=i1。 end if。 end if。 13 end case。此時(shí)時(shí)鐘決定了球移動(dòng)的速度， 可根據(jù)實(shí)際需要調(diào)整。狀態(tài)轉(zhuǎn)移規(guī)則都是一樣的。 end if。139。 count=0。 由于開(kāi)發(fā)板的時(shí)鐘信號(hào)頻率是 50MHz，直接作為二極管點(diǎn)亮 頻率和數(shù)碼管掃描頻率過(guò)大，不符合設(shè)計(jì)要 求 ，如 下 圖5所示為 50MHz有源晶振電路圖 。若乙方提前擊球或沒(méi)有擊中球，則判乙方失分，甲方的記分牌自動(dòng)加一分。 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括 [5]： （ 1） 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； （ 2） 芯片（電路）平面布局連線編輯； （ 3） LogicLock 增量設(shè)計(jì) 方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； （ 4） 功能強(qiáng)大的邏輯綜合工具； （ 5） 完備的電路功能仿真與時(shí)序邏輯仿真工具； （ 6） 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； （ 7） 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； （ 8） 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件； （ 9） 使用組合編譯方式可一次完成整體設(shè)計(jì)流程； （ 10） 自動(dòng)定位編譯錯(cuò)誤 以及 高效的期間編程與驗(yàn)證工具； （ 11） 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件 也 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 5 自頂向下的設(shè)計(jì)方法使系統(tǒng)被分解為各個(gè)模塊的集合之后，可以對(duì)設(shè)計(jì)的每個(gè)獨(dú)立模塊 指派不同的工作小組，其在不同地點(diǎn)工作，分屬不同的單位，最后將不同模塊集成為一個(gè)系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試與評(píng)價(jià)。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。此外， VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和 接口。 (3) 比賽按 11 分為一局，甲乙雙方應(yīng)設(shè)置記分牌，任何一方先記滿 11分，為勝出，按 RESET 復(fù)位重新開(kāi)局。 乒乓游戲機(jī)是由 9個(gè)發(fā)光二極管代表乒乓球臺(tái)，中間的 3個(gè)發(fā)光二極管兼作球網(wǎng)，用點(diǎn)亮的發(fā)光二極管按一定方向移動(dòng)來(lái)表示球的運(yùn)動(dòng)。 EDA 技術(shù)的發(fā)張和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展。 用 VHDL 語(yǔ)言編程 , VHDL 是甚高速集成電路硬件描述語(yǔ)言。 本文詳細(xì)的簡(jiǎn)述了乒乓球 游戲機(jī)的工作原理 ，此 乒乓 球 游戲機(jī)由狀態(tài)機(jī)、記分器、譯碼顯示器與按鍵去抖等部分所組成。 VHDL 支持?jǐn)?shù)字電路的開(kāi)發(fā)環(huán)境， VHDL 也支持各種設(shè)計(jì)方法：自頂向下、自底向上或混合的方法[1]。 設(shè)計(jì)總體要求：乒乓機(jī)能模擬乒乓球比賽的基本過(guò)程和規(guī)則， 并能自動(dòng)裁判和記分。 20 世紀(jì) 90 年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 3 基于 FPGA 的乒乓球游戲機(jī)設(shè)計(jì)與實(shí)現(xiàn) 乒乓游戲機(jī)的組成示意圖如 2 所示。 比賽一直要進(jìn)行到一方記分牌達(dá)到 11分，該局才結(jié)束。event and clk=39。 end if。139。 這是該程序中起決定作用的七個(gè)狀態(tài)。 狀態(tài)機(jī)屬于時(shí)序電路范疇，實(shí)現(xiàn)一個(gè)控制功能更為方便，并提高了控制速度 [6]。state=light1on。139。139。 then i=0。139。 when allow1hit = 進(jìn)程處于允許 1 擊球狀態(tài) if hit1=39。 when allow2hit = 進(jìn)程處于允 許 2 擊球狀態(tài) if hit2=39。 end case。 abfcgdeD P Y[ L E D g n ]1234567abcdefgD S 2D P Y _ 7 S E GabfcgdeD P Y[ L E D g n ]1234567abcdefgD S 4D P Y _ 7 S E GabfcgdeD P Y[ L E D g n ]1234567abcdefgD S 1D P Y _ 7 S E GabfcgdeD P Y[ L E D g n ]1234567abcdefgD S 3D P Y _ 7 S E GRR RRP IN _ 5 8P IN _ 5 5P IN _ 5 2P IN _ 4 8P IN _ 4 5P IN _ 4 3P IN _ 4 1P IN _ 1 4 3P IN _ 1 4 1P IN _ 1 3 7P IN _ 1 3 5P IN _ 1 3 3P IN _ 1 2 9P IN _ 1 2 5P IN _ 1 2 1P IN _ 1 1 9P IN _ 1 1 8P IN _ 1 1 5P IN _ 1 1 4P IN _ 1 1 3P IN _ 1 1 2P IN _ 1 0 1P IN _ 9 9P IN _ 9 6P IN _ 9 3P IN _ 8 7P IN _ 9 2P IN _ 7 91 K* 71 K* 7 1 K* 71 K* 7 圖 8 數(shù)碼管顯示圖 、乒乓球路徑顯示 電路 設(shè)計(jì) 乒乓球游戲機(jī)用按鍵控制擊、發(fā)球以及開(kāi)始游戲鍵， 當(dāng)甲 （ 開(kāi)關(guān) 3） 發(fā)球， LED 燈由左向右依次點(diǎn)亮 （ D D6 常亮）；到 D9 時(shí)，乙 （ 開(kāi)關(guān) 6） 擊球， LED 燈向甲移動(dòng)。139。 if din=39。139。 then nex=s0。 實(shí)體 部分源程序 如下： entity game is 實(shí)體部分 port(reset: in std_logic。 score11,score12,score21,score22: out std_logic_vector(0 to 6))。一般情況下，可以參考以下步驟進(jìn)行 FPGA 硬件系 統(tǒng)的調(diào)試 [9]。 （ 4） 檢查 時(shí)鐘電路、復(fù)位電路及數(shù)碼管電路，向 FPGA 下載一個(gè)數(shù)碼管跑馬燈程序。首先通過(guò)選擇 “Quatrus II” → “Compiler”菜單，進(jìn)入編輯窗。選擇菜 單“Node”→“Enter Nodes from SNF”